實(shí)驗(yàn)二不同描述加法器設(shè)計(jì)

1、.實(shí)驗(yàn)二加法器設(shè)計(jì)程序設(shè)計(jì)方法圖形輸入方法.一、實(shí)驗(yàn)?zāi)康模阂?、?shí)驗(yàn)?zāi)康模? 1、學(xué)習(xí)和掌握半加器全加器的工作原理和設(shè)計(jì)方法；、學(xué)習(xí)和掌握半加器全加器的工作原理和設(shè)計(jì)方法；2 2、熟悉、熟悉EDAEDA工具工具Quartus IIQuartus II的使用，能夠熟練運(yùn)用的使用，能夠熟練運(yùn)用Vrilog HDLVrilog HDL語言語言在在Quartus IIQuartus II下進(jìn)行工程開發(fā)、調(diào)試和仿真。下進(jìn)行工程開發(fā)、調(diào)試和仿真。3 3、掌握組合邏輯電路在、掌握組合邏輯電路在Quartus Quartus 中的圖形輸入方法及文本輸入中的圖形輸入方法及文本輸入方法，掌握層次化設(shè)計(jì)方法。方法，掌

2、握層次化設(shè)計(jì)方法。 4 4、掌握半加器、全加器采用不同的描述方法。、掌握半加器、全加器采用不同的描述方法。二、實(shí)驗(yàn)內(nèi)容：二、實(shí)驗(yàn)內(nèi)容：（1 1） 完成半加器全加器的設(shè)計(jì)，包括原理圖輸入，編譯、綜合、完成半加器全加器的設(shè)計(jì)，包括原理圖輸入，編譯、綜合、適配、仿真等。并將半加器電路設(shè)置成一個(gè)適配、仿真等。并將半加器電路設(shè)置成一個(gè)硬件符號入庫硬件符號入庫（2 2）建立更高層次的原理圖設(shè)計(jì)，利用）建立更高層次的原理圖設(shè)計(jì)，利用1 1位半加器構(gòu)成位半加器構(gòu)成1 1位全加器，位全加器，并完成編譯、綜合、適配、仿真并硬件測試并完成編譯、綜合、適配、仿真并硬件測試（3）采用圖形輸入法設(shè)計(jì)采用圖形輸入法設(shè)計(jì)1

3、1位加法器分別采用圖形輸入和文本輸入位加法器分別采用圖形輸入和文本輸入方法，設(shè)計(jì)全加器方法，設(shè)計(jì)全加器（4 4）實(shí)驗(yàn)報(bào)告：詳細(xì)敘述）實(shí)驗(yàn)報(bào)告：詳細(xì)敘述1 1位全加法器的設(shè)計(jì)流程，給出各層次的位全加法器的設(shè)計(jì)流程，給出各層次的原理圖及其對應(yīng)的仿真波形圖，給出加法器的上時(shí)序分析情況，最原理圖及其對應(yīng)的仿真波形圖，給出加法器的上時(shí)序分析情況，最后給出硬件測試流程和結(jié)果。后給出硬件測試流程和結(jié)果。實(shí)驗(yàn)二實(shí)驗(yàn)二 加法器設(shè)計(jì)（一）加法器設(shè)計(jì)（一）.三、實(shí)驗(yàn)步驟：三、實(shí)驗(yàn)步驟：1 1、建立一個(gè)、建立一個(gè)ProjectProject。2 2、編輯一個(gè)、編輯一個(gè)VHDLVHDL程序程序要求用要求用VHDLVHD

4、L結(jié)構(gòu)描述的方法設(shè)計(jì)一個(gè)半加器結(jié)構(gòu)描述的方法設(shè)計(jì)一個(gè)半加器3 3、對該、對該VHDLVHDL程序進(jìn)行編譯，修改錯(cuò)誤。程序進(jìn)行編譯，修改錯(cuò)誤。 4 4、建立一個(gè)波形文件。（根據(jù)真值表）、建立一個(gè)波形文件。（根據(jù)真值表）5 5、對該、對該VHDLVHDL程序進(jìn)行功能仿真和時(shí)序仿真程序進(jìn)行功能仿真和時(shí)序仿真（一）、半加器半加器是只考慮兩個(gè)加數(shù)半加器是只考慮兩個(gè)加數(shù)本身，而不考慮來自低位本身，而不考慮來自低位進(jìn)位的邏輯電路進(jìn)位的邏輯電路邏輯圖邏輯圖SABABCO=AB h-adder1 h-adder1 真值表描述真值表描述 h-adder2 h-adder2 行為描述行為描述 h-adder3 h-

5、adder3 結(jié)構(gòu)描述結(jié)構(gòu)描述半加器的幾種描述方法半加器的幾種描述方法.實(shí)驗(yàn)任務(wù)實(shí)驗(yàn)任務(wù)1 1 、半加半加器真值表描述方法器真值表描述方法-半加器真值表描述方法LIBRARY IEEE; -行為描述半加器USE IEEE STD_LOGIC_1164.ALL；ENTITY h-adder1 IS PORT( a,b: IN STD-LOGIC; so,co:OUT STD-LOGIC); END h-adder1; Architecture FH1 OF h-adder1 ISSingal abc : STD-LOGIC_vector(1 downto 0); Begin abcSO=0;CO

6、SO=1;COSO=1;COSO=0;COUNLL;END CASE;END PROCESS;END ARCHITECTURE FH1; 半加器真值表半加器真值表 Ai Bi Si Ci 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 .LIBRARY IEEE;-(抽象描述結(jié)構(gòu)體的功能)USE IEEE.STD_LOGIC_1164.ALL; be_half_adder OF half+adder ISBEGINPROCESS(A,B)BEGIN IF(A=0 AND B=0) THEN S=0;C0=0;ELSIF(A=0 AND B=1) THEN S=1 ;C0=0;E

7、LSIF(A=1 AND B=0) THEN S=1;C0=0;ELSE S=0;C0=1;ENDIF;END PROCESS;END be_half_adder;實(shí)驗(yàn)任務(wù)實(shí)驗(yàn)任務(wù)2(二進(jìn)制加法運(yùn)算規(guī)則描述）二進(jìn)制加法運(yùn)算規(guī)則描述）0+0=00+1=11+0=11+1=0；C=1;.LIBRARY IEEE; -行為描述半加器（按邏輯表達(dá)式）行為描述半加器（按邏輯表達(dá)式）USE IEEE STD_LOGIC_1164.ALL；ENTITY h-adder2 IS PORT( a,b: IN STD-LOGIC; so,co:OUT STD-LOGIC); END h-adder2; Archi

8、tecture FH1 OF h-adder2 IS Begin so=a XOR b ; co=a AND b; END ARCHITECTURE FH1; SABABCO=AB 實(shí)驗(yàn)任務(wù)實(shí)驗(yàn)任務(wù)3 3 按邏輯表達(dá)式設(shè)計(jì)按邏輯表達(dá)式設(shè)計(jì).library IEEE;use IEEE.STD_LOGIC_1164.all;entity half_adder isport( a : in STD_LOGIC;b : in STD_LOGIC;sum : out STD_LOGIC;co : out STD_LOGIC );end half_adder;architecture half_adder

9、 of half_adder issignal c,d:std_logic;beginc=a or b;d=a nand b;co=not d;sum=c and d;end half_adder;實(shí)驗(yàn)任務(wù)實(shí)驗(yàn)任務(wù)4：用基本單元電路與或非描述半加器：用基本單元電路與或非描述半加器CD.-half_adder半加器半加器,結(jié)構(gòu)描述結(jié)構(gòu)描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor21 IS PORT(i0,i1:IN STD_LOGIC; q: OUT STD_LOGIC);END ENTITY xor21;ARCHITECTURE b

10、ehav OF xor21 IS BEGIN q=i0 XOR i1; END ARCHITECTURE behav;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY half_adder IS PORT(A,B:IN STD_LOGIC; co,s: OUT STD_LOGIC);END ENTITY half_adder;邏輯圖邏輯圖實(shí)驗(yàn)任務(wù)實(shí)驗(yàn)任務(wù)5 5 ：結(jié)構(gòu)描述：結(jié)構(gòu)描述.ARCHITECTURE mix OF half_adder IS COMPONENT xor21 IS PORT(i0,i1:IN STD_LOGIC; q:OUT

11、STD_LOGIC); END COMPONENT; BEGIN c I0,B=I1,q=s); -例化例化 END ARCHITECTURE mix;邏輯圖邏輯圖.圖形輸入加法器設(shè)計(jì)（三）QuartusQuartus原理圖輸入設(shè)計(jì)：原理圖輸入設(shè)計(jì)：1 1、建立工程項(xiàng)目（工程目錄，名稱和選擇合適器件、建立工程項(xiàng)目（工程目錄，名稱和選擇合適器件2 2、編輯設(shè)計(jì)圖形文件（放置元件，連線，設(shè)定輸入輸出管腳名稱）、編輯設(shè)計(jì)圖形文件（放置元件，連線，設(shè)定輸入輸出管腳名稱）3 3、編譯設(shè)計(jì)圖形文件（檢查電路是否有、編譯設(shè)計(jì)圖形文件（檢查電路是否有 錯(cuò)）錯(cuò)）4 4、時(shí)序仿真設(shè)計(jì)（仿真波形驗(yàn)證設(shè)計(jì)結(jié)果）、時(shí)序

12、仿真設(shè)計(jì)（仿真波形驗(yàn)證設(shè)計(jì)結(jié)果）5 5、生成元件符號、生成元件符號 為高層電路調(diào)用為高層電路調(diào)用File/new project wizard File/new project wizard 建立工程建立工程選擇項(xiàng)目存放目錄：選擇項(xiàng)目存放目錄：.實(shí)驗(yàn)?zāi)康模簩?shí)驗(yàn)?zāi)康模? 1、了解加法器的基本原理。掌握組合邏輯電路在、了解加法器的基本原理。掌握組合邏輯電路在Quartus Quartus 中中的圖形輸入方法及文本輸入方法。的圖形輸入方法及文本輸入方法。2 2、學(xué)習(xí)和掌握半加器、全加器的工作和設(shè)計(jì)原理、學(xué)習(xí)和掌握半加器、全加器的工作和設(shè)計(jì)原理3 3、熟悉、熟悉EDAEDA工具工具Quartus II

13、Quartus II和和ModelsimModelsim的使用，能夠熟練運(yùn)用的使用，能夠熟練運(yùn)用Vrilog HDLVrilog HDL語言在語言在Quartus IIQuartus II下進(jìn)行工程開發(fā)、調(diào)試和仿真。下進(jìn)行工程開發(fā)、調(diào)試和仿真。4 4、掌握半加器設(shè)計(jì)方法、掌握半加器設(shè)計(jì)方法5 5、掌握全加器的工作原理和使用方法、掌握全加器的工作原理和使用方法.電路原理圖輸入方法電路原理圖輸入方法實(shí)驗(yàn)步驟實(shí)驗(yàn)步驟1 1、啟動、啟動QuartusQuartus2 2、建立新工程、建立新工程 NEW PROJECTNEW PROJECT3 3、設(shè)定項(xiàng)目保存路徑項(xiàng)目名稱頂層實(shí)體名稱、設(shè)定項(xiàng)目保存路徑項(xiàng)

14、目名稱頂層實(shí)體名稱4 4、建立新文件、建立新文件Blok Diagram/Schematic FileBlok Diagram/Schematic File5 5、保存文件、保存文件 FILE /SAVEFILE /SAVE6 6、原理圖設(shè)計(jì)輸入、原理圖設(shè)計(jì)輸入 元件符號放置元件符號放置 通過通過EDIT-SYMBOL EDIT-SYMBOL 插入元件或點(diǎn)擊圖標(biāo)插入元件或點(diǎn)擊圖標(biāo) 元件復(fù)制元件復(fù)制 元件移動元件移動 元件轉(zhuǎn)動元件轉(zhuǎn)動 元件刪除元件刪除 管腳命名管腳命名 PIN_NAMEPIN_NAME 元件之間連線（直接連接，引線連接）元件之間連線（直接連接，引線連接）7 7、保存原理圖、保存

15、原理圖8 8 、編譯：、編譯： 頂層文件設(shè)置，頂層文件設(shè)置，PROJECT-Set as Top-Level PROJECT-Set as Top-Level 開始編譯開始編譯 processing-Start Compilationprocessing-Start Compilation.編譯有兩種：全編譯包括分析與綜合編譯有兩種：全編譯包括分析與綜合（Analysis&SynthesisAnalysis&Synthesis）、適配）、適配(Fitter)(Fitter)、編程、編程（assemblerassembler）時(shí)序分析（）時(shí)序分析（Classical Timing

16、 AnalysisClassical Timing Analysis）4 4個(gè)環(huán)節(jié)，而這個(gè)環(huán)節(jié)，而這4 4個(gè)環(huán)節(jié)各自對應(yīng)相應(yīng)菜單命令，可單獨(dú)發(fā)布執(zhí)個(gè)環(huán)節(jié)各自對應(yīng)相應(yīng)菜單命令，可單獨(dú)發(fā)布執(zhí)行也可以分步執(zhí)行行也可以分步執(zhí)行8 8 、邏輯符號生成、邏輯符號生成 FILECreat/-update-create Symbol FILECreat/-update-create Symbol File forCurrent FileFile forCurrent File9 9 、仿真、仿真建立仿真文件建立仿真文件添加需要的輸入輸出管腳添加需要的輸入輸出管腳設(shè)置仿真時(shí)間設(shè)置仿真時(shí)間設(shè)置柵格的大小設(shè)置柵格的

17、大小設(shè)置輸入信號的波形（激勵(lì)信號）設(shè)置輸入信號的波形（激勵(lì)信號）保存文件，仿真保存文件，仿真功能仿真：主要檢查邏輯功能是否正確，功能仿真方法功能仿真：主要檢查邏輯功能是否正確，功能仿真方法時(shí)序仿真：時(shí)序仿真：.RTL閱讀器：觀察設(shè)計(jì)電路的綜合結(jié)果，閱讀器：觀察設(shè)計(jì)電路的綜合結(jié)果，TOOLS-Netlist ViewersRTL Viewer命令命令9 、仿真、仿真建立仿真建立仿真wenjian添加需要的輸入輸出管腳添加需要的輸入輸出管腳設(shè)置仿真時(shí)間設(shè)置仿真時(shí)間設(shè)置柵格的大小設(shè)置柵格的大小設(shè)置輸入信號的波形設(shè)置輸入信號的波形保存文件，仿真保存文件，仿真功能仿真：主要檢查邏輯功能是否正確，功能仿真

18、方法功能仿真：主要檢查邏輯功能是否正確，功能仿真方法如下：如下：1TOOL/SIMULATOR TOOL,在在SIMULATOR MODE下選下選擇擇 Functional,在在SIMULATION INPUT欄中指定波形激欄中指定波形激勵(lì)文件，單擊勵(lì)文件，單擊Gencrator Functional Simulator Netist,生成功能仿真網(wǎng)表文件。生成功能仿真網(wǎng)表文件。.工程項(xiàng)目目錄工程項(xiàng)目目錄項(xiàng)目名稱項(xiàng)目名稱項(xiàng)目頂層設(shè)計(jì)實(shí)體名稱項(xiàng)目頂層設(shè)計(jì)實(shí)體名稱創(chuàng)建工程創(chuàng)建工程.圖形輸入設(shè)計(jì)文件圖形輸入設(shè)計(jì)文件.工具介紹：工具介紹：.何時(shí)使用原理圖設(shè)計(jì)輸入？何時(shí)使用原理圖設(shè)計(jì)輸入？符合傳統(tǒng)電路設(shè)

19、計(jì)習(xí)慣符合傳統(tǒng)電路設(shè)計(jì)習(xí)慣一般只在一般只在”TOP-LEVETOP-LEVE使用使用元件庫使用：元件庫使用：Megafunctions/LPMMegafunctions/LPM：功能：功能復(fù)雜，參數(shù)可設(shè)置的模塊復(fù)雜，參數(shù)可設(shè)置的模塊Primitives Primitives 基本圖元：基本圖元：簡單的、功能固定的邏輯元簡單的、功能固定的邏輯元件，不可調(diào)整參數(shù)件，不可調(diào)整參數(shù)參數(shù)可設(shè)置的宏功能函數(shù)參數(shù)可設(shè)置的宏功能函數(shù)LPMLPM參數(shù)可設(shè)置兆函數(shù)參數(shù)可設(shè)置兆函數(shù)基本邏輯基本邏輯門電路門電路基本單元電路基本單元電路.二、實(shí)驗(yàn)內(nèi)容：二、實(shí)驗(yàn)內(nèi)容：1 1、建立一個(gè)、建立一個(gè)ProjectProject

20、。2 2、圖形輸入設(shè)計(jì)：要求用、圖形輸入設(shè)計(jì)：要求用VHDLVHDL結(jié)構(gòu)描述的方法設(shè)計(jì)一個(gè)半結(jié)構(gòu)描述的方法設(shè)計(jì)一個(gè)半加器加器3 3、進(jìn)行編譯，修改錯(cuò)誤。、進(jìn)行編譯，修改錯(cuò)誤。 4 4、建立一個(gè)波形文件。（根據(jù)真值表）、建立一個(gè)波形文件。（根據(jù)真值表）5 5、對該、對該VHDLVHDL程序進(jìn)行功能仿真和時(shí)序仿真程序進(jìn)行功能仿真和時(shí)序仿真SimulationSimulation一、半加器半加器是只考慮兩個(gè)加數(shù)半加器是只考慮兩個(gè)加數(shù)本身，而不考慮來自低位本身，而不考慮來自低位進(jìn)位的邏輯電路進(jìn)位的邏輯電路邏輯圖邏輯圖SABABCO=AB .1 1、建立仿真通道文件、建立仿真通道文件SOFSOF2 2

21、、輸入信號節(jié)點(diǎn)輸入信號節(jié)點(diǎn)3 3 、設(shè)置仿真參數(shù)設(shè)置仿真參數(shù)4 4 、設(shè)定仿真時(shí)間設(shè)定仿真時(shí)間5 5 、設(shè)置輸入信號波形設(shè)置輸入信號波形6 6 、保存波形文件保存波形文件7 7 、運(yùn)行仿真器運(yùn)行仿真器8 8 、觀察波形觀察波形主要操作步驟主要操作步驟建立文件目錄建立文件目錄啟動啟動QuartusQuartus打開圖形編輯器輸入設(shè)計(jì)并存盤打開圖形編輯器輸入設(shè)計(jì)并存盤編譯編譯時(shí)序仿真或功能仿真時(shí)序仿真或功能仿真.參數(shù)可設(shè)置的宏功能函數(shù)參數(shù)可設(shè)置的宏功能函數(shù)基本邏輯單元庫基本邏輯單元庫輸入新元件輸入新元件自己生產(chǎn)的元件自己生產(chǎn)的元件實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容1 1邏輯符號生成邏輯符號生成FILECreat/-

22、update-create Symbol File forCurrent File.實(shí)驗(yàn)任務(wù)實(shí)驗(yàn)任務(wù)2采用基本邏輯門電路設(shè)計(jì)，異或設(shè)計(jì)半加器采用基本邏輯門電路設(shè)計(jì)，異或設(shè)計(jì)半加器實(shí)驗(yàn)任務(wù)實(shí)驗(yàn)任務(wù)3（任選任選）與非設(shè)計(jì)半加器與非設(shè)計(jì)半加器.Ai BiCI-1 Ci S0000000101010010111010001101101101011111由全加器真值表由全加器真值表可得出邏輯函數(shù)可得出邏輯函數(shù)實(shí)驗(yàn)任務(wù)實(shí)驗(yàn)任務(wù)4 4：全加器設(shè)計(jì)：全加器設(shè)計(jì)CBAABABCCABCBABCAC)(CBABACBACABCCBACBACBAS )()( .實(shí)驗(yàn)任務(wù)實(shí)驗(yàn)任務(wù)5 根據(jù)邏輯表達(dá)式設(shè)計(jì)全加器根據(jù)邏輯表

23、達(dá)式設(shè)計(jì)全加器1)(iiiiiiCBABAC1iiiiCBAS符號圖符號圖.用任務(wù)用任務(wù)2 2 用半加器，設(shè)計(jì)全加器用半加器，設(shè)計(jì)全加器自己推導(dǎo)CBABACBACABCCBACBACBAS )()( CBAABABCCABCBABCAC)( .實(shí)驗(yàn)四 實(shí)驗(yàn)五實(shí)驗(yàn)四、運(yùn)算器部件實(shí)驗(yàn)四、運(yùn)算器部件串行進(jìn)位加法器串行進(jìn)位加法器實(shí)驗(yàn)五、運(yùn)算器部件實(shí)驗(yàn)五、運(yùn)算器部件并行進(jìn)位并行進(jìn)位加法器加法器實(shí)驗(yàn)?zāi)康模?、熟悉EDA工具Quartus II和Modelsim的使用，能夠熟練運(yùn)用Vrilog HDL語言在Quartus II下進(jìn)行工程開發(fā)、調(diào)試和仿真；了解譯碼器的原理并掌握常用譯碼器的設(shè)計(jì)方法。2、掌握8

24、位串、并進(jìn)位運(yùn)算器的工作及設(shè)計(jì)方法3、掌握4位超前進(jìn)位74LS181的工作原理和使用方法實(shí)驗(yàn)?zāi)康模毫私饧臃ㄆ?、減法器和數(shù)據(jù)選擇器的基本原理。掌握組合邏輯電路在Quartus 中的圖形輸入方法及文本輸入方法。掌握串行進(jìn)位加法器和超前進(jìn)位加法器的不同。實(shí)驗(yàn)內(nèi)容：（1）采用圖形輸入法設(shè)計(jì)4位加法器 （2）分別采用圖形輸入和文本輸入方法，設(shè)計(jì)四選一數(shù)據(jù)選擇器。（3）采用圖形輸入方法，將兩片181構(gòu)成8位運(yùn)算器（4）使用LPM宏單元庫中的BUSMUX（參數(shù)化總線選擇器），實(shí)現(xiàn)一個(gè)選擇總線的四選一多路器。.1.1. 實(shí)驗(yàn)?zāi)康呐c要求：實(shí)驗(yàn)?zāi)康呐c要求：目的：目的：1)1) 掌握算術(shù)邏輯運(yùn)算器單元掌握算術(shù)邏輯運(yùn)

25、算器單元ALUALU（74LS18174LS181）的工作原理。）的工作原理。2)2) 掌握簡單運(yùn)算器的數(shù)據(jù)傳送通道。掌握簡單運(yùn)算器的數(shù)據(jù)傳送通道。3)3) 驗(yàn)算由驗(yàn)算由74LS18174LS181等組合邏輯電路組成的運(yùn)算功能發(fā)生器運(yùn)算等組合邏輯電路組成的運(yùn)算功能發(fā)生器運(yùn)算功能。功能。4)4) 能夠按給定數(shù)據(jù)，完成實(shí)驗(yàn)指定的運(yùn)算能夠按給定數(shù)據(jù)，完成實(shí)驗(yàn)指定的運(yùn)算/ /邏輯運(yùn)算。邏輯運(yùn)算。要求：要求：2.2. 實(shí)驗(yàn)方案：實(shí)驗(yàn)方案：1)1) 按要求在實(shí)驗(yàn)儀器上接線，并檢查正確與否，再接通電源按要求在實(shí)驗(yàn)儀器上接線，并檢查正確與否，再接通電源2)2) 用二進(jìn)制數(shù)據(jù)開關(guān)分別向用二進(jìn)制數(shù)據(jù)開關(guān)分別向DR

26、1DR1寄存器和寄存器和DR2DR2寄存器置數(shù)。寄存器置數(shù)。3)3) 通過總線輸出寄存器通過總線輸出寄存器DR1DR1和和DR2DR2的內(nèi)容。的內(nèi)容。4)4) 驗(yàn)證驗(yàn)證74LS18174LS181和算術(shù)邏輯運(yùn)算功能（才能正邏輯）。和算術(shù)邏輯運(yùn)算功能（才能正邏輯）。.LIBRARY ieee; LIBRARY ieee; -4-4位串行進(jìn)位加法器設(shè)計(jì)位串行進(jìn)位加法器設(shè)計(jì)USE ieee.std_logic_1164.all;USE ieee.std_logic_1164.all;USE IEEESTD_LOGIC_UNSINGEND.ALLUSE IEEESTD_LOGIC_UNSINGEND.

27、ALLENTITY ADD4B ISENTITY ADD4B ISPORT(PORT( CIN:IN STD_LOGIC; CIN:IN STD_LOGIC;輸入低位進(jìn)位輸入低位進(jìn)位 A:IN STD_LOGIC_VECTOR(3 DOWNTTO 0); A:IN STD_LOGIC_VECTOR(3 DOWNTTO 0); -輸入4位二進(jìn)制數(shù) B:IN STD_LOGIC_VECTOR(3 DOWNTTO 0); B:IN STD_LOGIC_VECTOR(3 DOWNTTO 0); -4位被加數(shù) SO:out STD_LOGIC_VECTOR(3 DOWNTTO 0); SO:out ST

28、D_LOGIC_VECTOR(3 DOWNTTO 0); -4位和 COUT:out STD_LOGICCOUT:out STD_LOGIC ); ); -高位進(jìn)位輸出END ;END ;.ARHITECTURE ART OF ADDER4B ISBEGINprocess(a,b)variable cq,qq sq:STD_logic_vector(3 downto 0);beginqq(0):=not(a(0) XOR B(0);-低位相加sq(0):=not(qq(0) XOR NOT(CIN);-并產(chǎn)生進(jìn)位IF(A(0) XOR B(0)=1) THEN cq(0):=cin; else

29、 cq(0):=a(0);end if;qq(1):=not(A(1) xor not(b(1); -第二位與前一進(jìn)位相加并產(chǎn)生進(jìn)位sq(1):=not(qq(1) xor not(cq(0);IF(A(1) XOR B(1)=1) THEN cq(1):=cq(0); -位相加，產(chǎn)生進(jìn)位 else cq(1):=a(1);end if;-.qq(2):=not(A(2) xor not(b(2);sq(2):=not(qq(2) xor not(cq(1);IF(A(2) XOR B(2)=1) THEN cq(2):=cq(1); else cq(2):=a(2);end if;-qq(3

30、):=not(A(3) xor not(b(3);sq(3):=not(qq(3) xor not(cq(2); -前一位位進(jìn)位于高位相加并產(chǎn)生進(jìn)位IF（A(3) XOR B(3)=1) THEN cq(3):=cq(2); -與高位相加并產(chǎn)生進(jìn)位 else cq(3):=a(3);end if;-cout=cq(3);so=sq;end process;END ARCHITECTURE ART;.S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1&實(shí)驗(yàn)前，要求做好實(shí)驗(yàn)預(yù)習(xí)，掌握運(yùn)算器實(shí)驗(yàn)前，要求做好實(shí)驗(yàn)預(yù)習(xí)，掌握運(yùn)算器ALUALU的特性，的特性，實(shí)驗(yàn)過程中，要認(rèn)真進(jìn)行實(shí)驗(yàn)操作，仔細(xì)思考實(shí)驗(yàn)有關(guān)的內(nèi)容，把自己想得實(shí)驗(yàn)過程中，要認(rèn)真進(jìn)行實(shí)驗(yàn)操作，仔細(xì)思考實(shí)驗(yàn)有關(guān)的內(nèi)容，把自己想得不太明白的問題通過實(shí)驗(yàn)去理解清楚，爭取得到最好的實(shí)驗(yàn)結(jié)果，達(dá)到預(yù)期不太明白的問題通過實(shí)驗(yàn)去理解清楚，爭取得到最好的實(shí)驗(yàn)結(jié)果，達(dá)到預(yù)期的實(shí)驗(yàn)教學(xué)目的。試驗(yàn)完成后，寫出實(shí)驗(yàn)報(bào)告。的實(shí)驗(yàn)教學(xué)目的。試驗(yàn)完成后，寫出實(shí)驗(yàn)報(bào)告。.4位超前進(jìn)位加法器位超前進(jìn)位加法器LIBRARY