第20章-集成組合邏輯電路

1、2021/8/141第20章 集成組合邏輯電路 20.1 組合邏輯電路輸入輸出特點 20.1.1 組合邏輯電路的特點 在任何時刻電路的輸出狀態(tài)只決定于該時刻電路輸入狀態(tài)的組合，而與電路原來的狀態(tài)無關。 20.1.2 組合邏輯電路的結構 ：組合邏輯電路A1A2AnL1L2Lm2021/8/142： 其輸入和輸出邏輯關系可以用下面一組函數表示： ),(2111nAAAfL),(2122nAAAfL),(21nmmAAAfL 可以是多輸入多輸出，也可以是多輸入單輸出電路。 20.1.3 組合邏輯電路的功能描述方法：組合邏輯電路A1A2AnL1L2Lm2021/8/143分析一個組合邏輯電路的一般流程

2、： 可以用邏輯電路圖、邏輯函數式、真值表等描述功能。20.2 組合邏輯電路的分析邏 輯 電路圖邏 輯 表達式化 簡 或變換邏 輯 真值表邏 輯 功能說明2021/8/144例201 試分析圖示電路的邏輯功能L3L2L1&AC74LS0074LS10&LB解：由電路寫出邏輯函數表達式為：ACBCABACBCABLLLL3212021/8/145列出真值表為 輸 入輸出ABCL00000010010001111000101111011111分析邏輯功能：從表可見，當有二個或以上輸入為1時，輸出為1。所以是一個多數表決電路。2021/8/14620.3 組合邏輯電路的設計方法和步驟

3、組合邏輯電路的設計流程如下：邏輯命題列 真值表化簡和變換寫邏輯函數式畫 邏輯 電路圖例202 為燃油蒸汽鍋爐設計一個過熱報警裝置。用三個數字傳感器分別監(jiān)視燃油噴嘴的開關狀態(tài)、鍋爐中的水溫和壓力是否超標。當噴嘴打開并且壓力或水溫過高時，都應發(fā)出報警信號。2021/8/147解：確定輸入變量，由題意得，噴嘴開關、鍋爐水溫和壓力為輸入變量，并用A，B，C表示，A=1為噴嘴打開，A=0為關閉；B和C為1時，表示水溫和壓力過高，為0時水溫和壓力正常。報警信號L=1為報警，0為正常。，據此列出真值表如下： 2021/8/148 輸 入輸出ABC L00000010010001101000101111011

4、111由真值表寫出邏輯函數： ABCCABCBAL化簡后有式子 ACABL用與非門實現時變換式子為與非與非表達式： 2021/8/149ACABACABL畫出電路圖如下：&AC74LS00&LB2021/8/141020.4 常用組合邏輯電路（I） 20.4.1 編碼器和譯碼器 1.編碼器 用一組二進制代碼代表一個特定對象，稱二進制編碼。具有編碼功能的電路就是編碼器。按其功能分：有二進制編碼器，優(yōu)先編碼器，8421BCD編碼器等。1）基本編碼器功能描述2021/8/1411 功能如圖所示，一個對象對應于一組三位二進制碼輸出，完全是一一對應的關 系 ， 如 輸 入 為 I0時 ，

5、 輸 出 三 位 碼A0A1A2為000；輸入為I5時，對應三位碼為101；以此類推。I0I1I2 A0I3 A1I4 A2I5I6I7輸 入 為 八 個待 編 碼 的 對象三位二進制碼輸出2021/8/1412 上述為二進制編碼器（8/3編碼器），還有二十進制編碼器（BCD碼編碼器，優(yōu)先編碼器等。優(yōu)先編碼器允許同時有二個或二個以上的輸入，但只對其中優(yōu)先權最高的一個輸入實現編碼，哪一個優(yōu)先權高，由設計時事先人為規(guī)定，這種編碼器有廣泛的應用。2.譯碼器 譯碼器是編碼器的對偶電路，它是將二進制代碼表示的特定對象還原出來。如前的8/3編碼器，變成譯碼器時就是3/8譯碼器了。2021/8/1413 7

6、4LS138是最常用的集成譯碼器之一（3/8譯碼器），它的邏輯符號圖如下：1）基本譯碼器的功能描述1E2E3E 0y7y 0y7yA2A1A0是三位代碼輸入端， 70 YY 是8個輸出端。有三個控制端，譯碼器工作時為 1, 0321EEE2021/8/1414否則譯碼器被禁止狀態(tài)， 輸出端有一個非號表示輸出低電平有效，即：輸入A2A1A0為時110時，譯碼器出 06Y其它輸出高電平。 要了解一個型號譯碼器的工作控制情況，最好能查明該型號譯碼器的引腳圖和真值表。 74LS138的真值表如下頁表所示；（符號有些不同，其它相同）。2021/8/1415 輸 入輸 出0 111111111 11111

7、111100 0 001111111100 0 110111111100 1 011011111100 1 111101111101 0 011110111101 0 111111011101 1 011111101101 1 1111111102A1A0A12EE 3E0Y1Y2Y3Y4Y5Y6Y7Y3/8譯碼器真值表1E2E3E2021/8/1416 74LS138有三個控制端，利用它可以方 便 地 實 現 功 能 擴 展 ， 如 將 兩 片74LS138擴展成4/16線譯碼器。連接方法見圖。2）譯碼器的擴展分時制工作方式實現的4/16線譯碼2021/8/1417 由于二進制譯碼器的一個輸

8、出就是一個最小項，而任何函數都可以寫成最小項之和式，因此可以用二進制譯碼器構成函數輸出。3）譯碼器的應用（1）地址譯碼器 二進制譯碼器作地址譯碼器用，作為EPROM，RAM中的地址控制?；蚱x信號控制。（2）實現組合邏輯函數2021/8/1418（3）可以用作數據分配器。 有共陽極和共陰極兩種，分別適用低電平輸出有效和高電平輸出有效的七段譯碼器輸出驅動。20.4.2 BCD-七段顯示譯碼器和顯示器 BCD碼是二-十進制代碼，通常需要將二-十進制BCD碼翻譯成十進制數，并按十進制數的形式顯示出來。1.七段半導體數碼管的結構2021/8/1419公共電極公共電極abcdefgh共陽極共陰極“1”a

9、R公共極接地“0”aR公共極接VCC=5VLED發(fā)光二極管顯示器2021/8/14202.BCD七段譯碼器 型號為74LS47的BCD七段譯碼器符號如圖所示：A0 A1 A2A3LTBI/RBORBIabcdefg公共電極公共電極abcdefgh2021/8/142120.4.3 多路選擇器和多路分配器1.多路選擇器 在數字信號的傳輸過程中，有時需要從一組輸入數據中選出某一個數據，或在多路數據采集系統中，選出某一路數據。能實現這一功能的電路就是多路數據選譯器（MUX）。2021/8/1422 圖示是74LS253（74HC253）雙四選一多路選擇器符號圖。120010011012013niii

10、mDAADAADAADAADZ選擇原理見內部電路和表達式2021/8/1423多路選擇器應用1）數據的并/串行轉換；2）做脈沖序列發(fā)生器；3）實現各種組合邏輯函數；2.多路分配器 將一路串行輸入數據在選擇地址的控制下分配到相應的通道上去的邏輯電路。在某種意義上，是將串行輸入信號轉換成并行輸出。2021/8/1424串串圖中iD是串行數據， 分配01AA地址，0123,DDDD是四個輸出通道。實際上左圖是一個具有使能控制端的2/4譯碼器。內部電路2021/8/1425例203 試分析圖示電路的邏輯功能。YYD0D1D2D3D4D5D6D7110110010001112A1A0ALS15174LS

11、解：這是一個多路數據選擇器，當A2A1A0依次從000111輸入時，輸出端L得到一2021/8/1426行數據110110011101100111011001例204 試用MUX實現邏輯函數CBACBACBABL將原函數寫成最小項之和式，則有)7 , 5 , 3 , 2 , 0(mCBAABCBACABCABCL令CBA=A2A1A0，Y=L后，與8選一的MUX式子相比較后，得出1, 075320641DDDDDDDD畫出電路圖為2021/8/1427例205 試用譯碼器實現多輸出函數YYD0D1D2D3D4D5D6D72A1A0ALS15174LSCCVCBA2021/8/1428ABCBA

12、LCBAL)(;21解：將函數寫成最小項形式，再與3/8譯碼器的輸出式子對照，就可得出結果。7421742174211YYYYmmmmmmmmCBAABCABCABCL7453765376532YYYYmmmmmmmmCBAACBABCBACL用74LS138實現的電路圖2021/8/1429&1L7421,YYYY&2L7653,YYYY2021/8/143020.5 常用組合邏輯電路(II)20.5.1 加法器 二進制的加、減、乘、除運算都可以通過若干的加法運算來實現。 1.半加器半加器iAiBiSiC 僅由兩數據相應位相加，不計進位的加法。若相應位為 ，相加后產生半加和及

13、向高位進位iiBA ,2021/8/14311011010101100000進位半加和加數被加數輸 出輸 入iAiBiSiC真值表為iiiBAC 輸出函數式為iiiiiBABASiiBA 電路符號2021/8/1432 2.全加器 能實現二個加數的對應位和相鄰低位的進位一起相加的加法電路。1,iiiCBA為二數的相應位和低位進位，iiCS ,為全加后的和以及向高位的進位，則令有框圖：全加器iAiBiSiC1iC2021/8/1433iAiB1iCiSiC0110011111100111010101001101100101000000結果輸出全加器輸入全加器真值表1iiiiCBAS1)(iiii

14、iiCBABAC全加器電路符號2021/8/1434 3.串行加法器用n個全加器級連起來，就可實現一個n位的二進制串行加法器。右圖是74LS283四位二進制串行加法器電路符號S0S1S2S3COA0A1A2A3B0B1B2B3CIL28374LS2021/8/1435 4.超前進位加法器超前進位加法器各級的進位信號，只由加數和被加數決定，與低位的進位信號無關，這就有效地提高加法運算速度。 5. 加法器的應用1）構成減法運算、乘法運算和除法運算等。2）實現邏輯設計和代碼轉換20.5.2 數值比較器以四位數值比較器為例加以說明2021/8/1436四位數值比較器電路符號比較的原則是：高位優(yōu)先的原則

15、，高位大肯定大，高位小肯定小，高位相等時才比較下一位，依次比較。更多位的比較時，應通過四位比較器實現擴展，如二個四位比較后實現一個八位比較。2021/8/143720.5.3存儲器 半導體存儲器是一種大量存放二進制信息的大規(guī)模集成電路。有只讀存儲器（ROM)和隨機存取存儲器（RAM)兩種。1.隨機存取存儲器RAM它能隨時存入數據和讀出其中的信息。主要靠電路內部的存儲單元，其存儲單元有靜態(tài)存儲單元（SRAM)和動態(tài)存儲單元(DRAM)兩種。2021/8/1438RAM的電路結構如圖所示。主要由存儲矩陣、地址譯碼器和讀/寫控制電路三部分組成。存儲矩陣由大量的存儲單元組成，它按字(Word)和位（B

16、it)方式構成矩陣，一個存儲單元存放著一位二進制信息。一個字中包含的存儲單元數稱為字長。2021/8/1439 RAM的存儲容量=字數字長，有64K、512K等。RAM中的數據按字節(jié)（一字節(jié)=8位）進行讀/寫操作。 RAM的存儲單元是一種觸發(fā)器電路，所以，電路一旦斷電，信息全無，恢復供電后，原信息也不能還原。地址譯碼器對地址碼進行譯碼，以便選中地址對應的存儲單元，對該單元的信息進行讀出或是寫入新信息操作。n根地址線就有2n個字。2021/8/14402.只讀存儲器ROM ROM中的數據預先寫入，然后只供讀出操作。所以，其中的信息可以長期保存，斷電后數據也不會丟失。 按ROM中數據的寫入方式可分

17、：掩膜ROM、PROM、EPROM、E2PROM幾種。 EPROM是紫外線擦除，改寫其中的信息；E2PROM是電可擦除改寫內容。 ROM中存放數據的單元，不是觸發(fā)器，而是一種組合電路。2021/8/144120.5.4可編程邏輯陣列PLA可編程邏輯陣列中的“與陣列”和“或陣列”都是可編程的。PLA中，其與陣列（譯碼電路）的編程結果，可能是最小項，可能是與項，則當輸入變量為n時，PLA中的輸出與項（字線譯碼器輸出）小于2n個。PLA的與陣產生一個個的與項，經或陣后輸出一個個的與或表達式，如編程后的電路圖所示。2021/8/1442三個輸出邏輯式為CBCBL0BCCBL1ABCCBACBACBAL22021/8/1443例20-6 試設計一個將8421BC