并行語句實(shí)用教案

1、5.2 并行并行(bngxng)語句語句VHDL并行語句(yj)：賦值語句(yj)PROCESS進(jìn)程語句(yj)元件例化語句(yj)BLOCK塊語句(yj)GENERATE語句(yj)第1頁/共38頁第一頁，共39頁。5.2.1 并行信號并行信號(xnho)賦值語句賦值語句 賦值語句在進(jìn)程內(nèi)使用是順序執(zhí)行，在進(jìn)程外即在結(jié)構(gòu)體中直接使用就是并行(bngxng)語句。 并行(bngxng)信號賦值語句有3種形式： 簡單信號賦值 條件信號賦值 選擇信號賦值第2頁/共38頁第二頁，共39頁。 簡單信號簡單信號(xnho)賦值語句賦值語句p 語句格式：p 目標(biāo)(mbio)信號=表達(dá)式;p 例5-19：p

2、 architecture Behavioral of gate2 isp beginpout1=A and B;pout2=A or B;p end Behavioral;第3頁/共38頁第三頁，共39頁。 條件信號條件信號(xnho)賦值語句賦值語句p語句格式：p 目標(biāo)信號=表達(dá)式1 WHEN 條件1 ELSEp 表達(dá)式2 WHEN 條件2 ELSE p 表達(dá)式3 WHEN 條件3 ELSE p p 表達(dá)式n; p 說明：p 從條件1開始逐項測定，一旦賦值條件為Ture，立即將相應(yīng)表達(dá)式值賦給目標(biāo)信號；p 其功能與進(jìn)程中的IF語句相同；p 最后一項表達(dá)式可以不跟條件子句，以上(yshng)

3、所有條件都不滿足時，將表達(dá)式n賦給目標(biāo)信號。第4頁/共38頁第四頁，共39頁。 條件信號條件信號(xnho)賦值語句賦值語句p例5-20：pARCHITECTURE Arcmux OF mux4 ISpBEGINpy= i0 WHEN sel=00 ELSE - 條件代入語句(yj)，p-句末無符號 i1 WHEN sel=01 ELSEp i2 WHEN sel=10 ELSE p i3;pEND arcmux; 第5頁/共38頁第五頁，共39頁。 選擇信號選擇信號(xnho)賦值語句賦值語句p語句格式：p WITH 選擇條件表達(dá)式 SELECTp 目標(biāo)信號=表達(dá)式1 WHEN 選擇值1,

4、p 表達(dá)式2 WHEN 選擇值2,p p 表達(dá)式n WHEN 選擇值n,p 表達(dá)式 WHEN others; p 說明：p根據(jù)選擇條件表達(dá)式取值，將相應(yīng)選擇值對應(yīng)的表達(dá)式賦給目標(biāo)信號；p該語句與CASE 語句相似，要求覆蓋條件表達(dá)式的所有取值，并且不允許有條件重疊現(xiàn)象。p除最后(zuhu)一句外各子句句末全是,，而不是; 。第6頁/共38頁第六頁，共39頁。 選擇選擇(xunz)信號賦值語句信號賦值語句p例5-21：pARCHITECTURE Arcmux OF mux4 ISpBEGINpWITH SEL SELECTpy= i0 WHEN 00, -使用(shyng),p i1 WHEN

5、01,p i2 WHEN 10,p i3 WHEN 11,p Z WHEN others;pEND arcmux; 第7頁/共38頁第七頁，共39頁。5.2.2 PROCESS進(jìn)程進(jìn)程(jnchng)語句語句 進(jìn)程語句是個復(fù)合語句，由順序語句組成，進(jìn)程內(nèi)部的語句是順序執(zhí)行的。 在一個結(jié)構(gòu)體中可以(ky)有多個進(jìn)程，各個進(jìn)程是并發(fā)執(zhí)行的，即結(jié)構(gòu)體中多個進(jìn)程的執(zhí)行與各進(jìn)程的書寫順序無關(guān)。 多進(jìn)程間的通信依靠信號來傳遞。第8頁/共38頁第八頁，共39頁。 語句格式： 進(jìn)程標(biāo)號:PROCESS (敏感(mngn)信號列表) 說明部分; BEGIN 順序描述語句; WAIT UNTIL 條件表達(dá)式; W

6、AIT FOR 時間表達(dá)式; END PROCESS 進(jìn)程標(biāo)號;5.2.2 PROCESS進(jìn)程(jnchng)語句第9頁/共38頁第九頁，共39頁。 語句組成： 敏感信號列表 列出啟動進(jìn)程的輸入信號；也可以使用進(jìn)程順序部分的WAIT語句來控制進(jìn)程的啟動；WAIT語句和敏感列表只能出現(xiàn)一個，但可以有多個WAIT語句。 說明部分 用于定義一些進(jìn)程內(nèi)部有效的局部量，包括：變量、常數(shù)、數(shù)據(jù)類型、屬性、子程序等，不允許定義信號。 順序描述部分 描述進(jìn)程模塊的功能。一般采用IF語句描述算法，實(shí)現(xiàn)(shxin)模塊的行為功能。5.2.2 PROCESS進(jìn)程(jnchng)語句第10頁/共38頁第十頁，共39

7、頁。 進(jìn)程特點(diǎn)： 進(jìn)程狀態(tài) 獨(dú)立的無限循環(huán)(xnhun)程序結(jié)構(gòu)。進(jìn)程有兩種運(yùn)行狀態(tài)，即執(zhí)行狀態(tài)（激活）和等待狀態(tài)（掛起）。當(dāng)敏感信號列表中信號有變化或者WAIT條件滿足時，進(jìn)程進(jìn)入執(zhí)行狀態(tài)，順序執(zhí)行進(jìn)程內(nèi)順序描述語句，遇到END PROCESS語句后停止執(zhí)行，自動返回起始語句PROCESS，進(jìn)入等待狀態(tài)。5.2.2 PROCESS進(jìn)程(jnchng)語句第11頁/共38頁第十一頁，共39頁。p進(jìn)程的并行性p 進(jìn)程內(nèi)部雖然是順序語句，但其綜合后的硬件是一個獨(dú)立模塊，所以進(jìn)程內(nèi)部的順序語句具有順序和并行雙重性；不同進(jìn)程是并行運(yùn)行的，進(jìn)程之間的通信通過信號傳遞，這也反映了信號的全局(qunj)特征

8、。p 時鐘驅(qū)動p 一般一個進(jìn)程中只能描述針對同一時鐘的同步時序邏輯，異步時序邏輯則需要由多個進(jìn)程來表達(dá)。進(jìn)程(jnchng)特點(diǎn)第12頁/共38頁第十二頁，共39頁。p組合(zh)進(jìn)程p【例5-22 】pARCHITECTURE connect OF mux1 ISpBEGIN pcale: -進(jìn)程名p PROCESS (d0,d1,sel) -輸入信號為敏感信號p VARIABLE tmp1,tmp2,tmp3: std_logic;-在進(jìn)程中定義變量p BEGINp tmp1:=d0 AND sel; -輸入端口向變量賦值p tmp2:=d1 AND (NOT sel);p tmp3:=t

9、mp1 OR tmp2;p q=tmp3; -變量值賦給輸出信號p END PROCESS cale; pEND connect;進(jìn)程(jnchng)示例第13頁/共38頁第十三頁，共39頁。p時序進(jìn)程p【例5-23】 pARCHITECTURE rig_d OF ffd ISpbeginp process (clk) -時鐘為敏感信號p beginp if clkevent and clk=1 then-時鐘clk的上升(shngshng)沿檢測p q=d;p end if;p end process;pend rig_d;進(jìn)程(jnchng)示例第14頁/共38頁第十四頁，共39頁。p多進(jìn)

10、程(jnchng)并行p 【例5-24】pENTITY mul ISpPORT (a,b,c,selx,sely: IN BIT;p data_out: OUT BIT );pEND mul;進(jìn)程(jnchng)示例第15頁/共38頁第十五頁，共39頁。ARCHITECTURE ex OF mul ISSIGNAL temp: BIT;BEGINp_a: PROCESS (a,b,selx)BEGINIF(selx = 0) THEN temp = a; ELSE temp = b;END IF;END PROCESS p_a;p_b: PROCESS(temp, c, sely)BEGINI

11、F (sely = 0) THEN data_out = temp;ELSE data_out = c;END IF;END PROCESS p_b;END ex;p多進(jìn)程(jnchng)并行第16頁/共38頁第十六頁，共39頁。例6-16的綜合(zngh)結(jié)果p多進(jìn)程(jnchng)并行第17頁/共38頁第十七頁，共39頁。p異步時序(sh x)進(jìn)程p【例5-25】pARCHITECTURE cnt_4 OF ffd ISpSignal q0,q1: std_logic;pbeginpp_a:process (clk) -時鐘clk為敏感信號pbeginpif clkevent and cl

12、k=1 then -時鐘clk的上升沿檢測p q0=not q0;pend if;pend process p_a; 進(jìn)程(jnchng)示例第18頁/共38頁第十八頁，共39頁。p_b:process (q0) -q0為敏感信號begin if q0event and q0=1 then -時鐘q0的上升(shngshng)沿檢測q1=not q1;end if;end process p_b;y映射信號1,元件端口n=映射信號n);l 其中，例化名相當(dāng)于元件標(biāo)號，是必須的；“=”是關(guān)聯(lián)符，采用名稱關(guān)聯(lián)，表示左邊的元件端口與右邊(yu bian)的映射信號相連；各端口關(guān)聯(lián)說明的順序任意。 p

13、元件映射(yngsh)語句第26頁/共38頁第二十六頁，共39頁。p元件(yunjin)映射語句l格式二：位置關(guān)聯(lián)方式l 例化名:Port map(映射信號1,映射信號2,映射信號n); l 使用位置關(guān)聯(lián)，采用順序一致原則，即將元件說明語句中的端口按順序依次(yc)與映射信號1到映射信號n連接。l格式三：混合關(guān)聯(lián)方式。l 即在關(guān)聯(lián)多個端口時，某些端口采用位置關(guān)聯(lián)方式，而其余的端口又采用名字關(guān)聯(lián)方式。第27頁/共38頁第二十七頁，共39頁。ORD41邏輯(lu j)原理圖 A1U1U2Z1U3B1C1D1ABABABCCCS1S2ND2ND2ND2層次化、結(jié)構(gòu)化描述(mio sh)示例第28頁/

14、共38頁第二十八頁，共39頁。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL;ENTITY ND2 IS PORT(A,B:IN STD_LOGIC; C:OUT STD_LOGIC);END ENTITY ND2;ARCHITECTURE ARTND2 OF ND2 ISBEGIN CC1,C=S2,B=D1);-名字(mng zi)關(guān)聯(lián)方式 U3:ND2 PORT MAP(S1,S2,C=Z1); -混合關(guān)聯(lián)方式 END ARCHITECTURE ARTORD41；p上層元件(yunjin)引用第31頁/共38頁第三十一頁，共39頁。p有復(fù)制作用，它可以生

15、成與某個元件或設(shè)計單元電路完全相同(xin tn)的一組并行元件或設(shè)計單元電路，避免多段相同(xin tn)結(jié)構(gòu)的VHDL源代碼的重復(fù)書寫。p格式標(biāo)號: generate 并行語句;END generate標(biāo)號;5.2.5 生成(shn chn)語句第32頁/共38頁第三十二頁，共39頁。p說明：p 并行語句一般是元件例化語句或并行賦值語句；模式有for 模式（主要描述重復(fù)結(jié)構(gòu)）、if 模式（用來描述結(jié)構(gòu)中例外的情況）。p for 模式格式： for 循環(huán)變量 in 離散范圍(fnwi) generate 并行語句; end generate;生成n個完全相同的并行語句指定的結(jié)構(gòu)。主要用于描述

16、簡單重復(fù)結(jié)構(gòu)。5.2.5 生成(shn chn)語句第33頁/共38頁第三十三頁，共39頁。 for 模式模式(msh)例例5-28： adder_gen: for i in 0 to 3 generate U:adder1 port map(a=a(i),b=b(i),ci=cin(i), co=cin(i+1),s=s(i);end generate;5.2.5 生成(shn chn)語句第34頁/共38頁第三十四頁，共39頁。 if 模式模式格式格式(g shi)： if (條件條件) generate 并行語句并行語句; end generate;實(shí)現(xiàn)有條件的復(fù)制，用來描述重復(fù)結(jié)構(gòu)中例

17、外的情況。實(shí)現(xiàn)有條件的復(fù)制，用來描述重復(fù)結(jié)構(gòu)中例外的情況。 5.2.5 生成(shn chn)語句第35頁/共38頁第三十五頁，共39頁。 if 模式模式(msh)例例5-29： adder_gen: for i in 0 to 3 generate low: if i=0 generate U1: adder1 port map(a=a(0),b=b(0), ci=ci, co=c(0),s=sum(0); end generate; other: if i/=0 generate U2: adder1 port map(a=a(i),b=b(i),ci=c(i-1), co=c(i),s=s