VHDL的描述風(fēng)格2006413121528817

1、第三章第三章 VHDLVHDL的描述風(fēng)格的描述風(fēng)格 3.1 行為描述方式行為描述方式 3.2 數(shù)據(jù)流描述方式（數(shù)據(jù)流描述方式（RTL描述方式）描述方式）3.3 結(jié)構(gòu)化描述方式結(jié)構(gòu)化描述方式3.4 混合描述風(fēng)格混合描述風(fēng)格 VHDL語言是通過語言是通過結(jié)構(gòu)體結(jié)構(gòu)體具體描述整個(gè)具體描述整個(gè)設(shè)計(jì)實(shí)體設(shè)計(jì)實(shí)體的邏輯功的邏輯功能。通常結(jié)構(gòu)體有四種不同的描述方式：能。通常結(jié)構(gòu)體有四種不同的描述方式：行為描述方式行為描述方式（behavior）、）、數(shù)據(jù)流描述方式數(shù)據(jù)流描述方式（dataflow）或寄存器）或寄存器RTL描描述方式、述方式、結(jié)構(gòu)化描述結(jié)構(gòu)化描述方式（方式（structural）以及）以及混合

2、描述混合描述方式。方式。VHDL通過這四種不同的描述方式從不同的側(cè)面描述結(jié)構(gòu)體的通過這四種不同的描述方式從不同的側(cè)面描述結(jié)構(gòu)體的功能。前三種是最基本的描述方式，他們組合起來就成為混合功能。前三種是最基本的描述方式，他們組合起來就成為混合描述方式。描述方式。 下面結(jié)合一個(gè)全加器來說明這四種描述風(fēng)格，全加器的端口下面結(jié)合一個(gè)全加器來說明這四種描述風(fēng)格，全加器的端口示意圖如圖所示，其輸入輸出關(guān)系如表所示。示意圖如圖所示，其輸入輸出關(guān)系如表所示。 FullAdderxyc_insumc_out全加器的輸入輸出關(guān)系全加器的輸入輸出關(guān)系 輸入輸入 輸出輸出c_in x y c_out sum 0 0 0

3、0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1 全加器框圖全加器框圖3.1 行為描述方式行為描述方式 行為描述輸入與輸出間轉(zhuǎn)換的行為行為描述輸入與輸出間轉(zhuǎn)換的行為，不需包含任，不需包含任何結(jié)構(gòu)信息，它對(duì)設(shè)計(jì)實(shí)體按算法的路徑來描述。何結(jié)構(gòu)信息，它對(duì)設(shè)計(jì)實(shí)體按算法的路徑來描述。行為描述在行為描述在EDA工程中通常被稱為高層次描述，工程中通常被稱為高層次描述，設(shè)設(shè)計(jì)工程師只需要注意正確的實(shí)體行為、準(zhǔn)確的函數(shù)計(jì)工程師只需要注意正確的實(shí)體行為、準(zhǔn)確的函數(shù)模型和精確的輸出結(jié)果就可以了，無需關(guān)注實(shí)體的模型和精確的輸出結(jié)果就

4、可以了，無需關(guān)注實(shí)體的電路組織和門級(jí)實(shí)現(xiàn)。電路組織和門級(jí)實(shí)現(xiàn)。例例:基于全加器真值表采用行為描述方式設(shè)計(jì)的全加器（基于全加器真值表采用行為描述方式設(shè)計(jì)的全加器（1位二進(jìn)制數(shù)全加位二進(jìn)制數(shù)全加）LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY full_adder IS GENERIC（tpd : TIME := 10 ns）；）； PORT（x，y，c_in : IN STD_LOGIC; Sum, c_out : OUT STD_LOGIC);END full_adder;ARCHITECTURE behav OF full_adder ISBE

5、GIN PROCESS (x, y, c_in)VARIABLE n: INTEGER;CONSTANT sum_vector: STD_LOGIC_VECTOR (0 TO 3) := “0101”;CONSTANT carry_vector: STD_LOGIC_VECTOR (0 TO 3) := “0011”; BEGIN n := 0; IF x = 1 THEN n := n+1; END IF; IF y = 1 THEN n:=n+1; END IF; IF c_in = 1 THEN n:=n+1; END IF; - (0 TO 3) sum = sum_vector (n

6、) AFTER 2*tpd; - - sum_vector初值為初值為“0101” c_out = carry_vector (n) AFTER 3*tpd; - - carry_vector初值為初值為“0011” END PROCESS; - (0 TO 3) END behav; 輸入輸入 輸出輸出c_in x y c_out sum 0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1 對(duì)照真值表解釋程序?qū)φ照嬷当斫忉尦绦?.2 數(shù)據(jù)流描述方式數(shù)據(jù)流描述方式 數(shù)據(jù)流描述方式表示行為，也隱含表示結(jié)

7、構(gòu)，它描述了數(shù)據(jù)流描述方式表示行為，也隱含表示結(jié)構(gòu)，它描述了數(shù)據(jù)流的運(yùn)動(dòng)路線、運(yùn)動(dòng)方向和運(yùn)動(dòng)結(jié)果。數(shù)據(jù)流的運(yùn)動(dòng)路線、運(yùn)動(dòng)方向和運(yùn)動(dòng)結(jié)果。 對(duì)于全加器，對(duì)于全加器，用布爾方程描述其邏輯功能如下用布爾方程描述其邏輯功能如下： s = x XOR y sum = s XOR c_in c_out = (x AND y) OR( s AND c_in) 下面是基于上述布爾方程的數(shù)據(jù)流風(fēng)格的描述下面是基于上述布爾方程的數(shù)據(jù)流風(fēng)格的描述： 例：采用數(shù)據(jù)流描述方式的全加器例：采用數(shù)據(jù)流描述方式的全加器LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY full_a

8、dder IS GENERIC（tpd : TIME := 10 ns）；）； PORT（x，y，c_in : IN STD_LOGIC; Sum, c_out : OUT STD_LOGIC);END full_adder;ARCHITECTURE dataflow OF full_adder ISBEGIN s = x XOR y AFTER tpd; sum = s XOR c_in AFTER tpd; c_out = (x AND y) OR( s AND c_in) AFTER 2* tpd; END dataflow；3.23 結(jié)構(gòu)描述方式結(jié)構(gòu)描述方式結(jié)構(gòu)化描述方式就是在多層次的

9、設(shè)計(jì)中，高層次的設(shè)計(jì)可以結(jié)構(gòu)化描述方式就是在多層次的設(shè)計(jì)中，高層次的設(shè)計(jì)可以調(diào)用低層次的設(shè)計(jì)模塊，或直接用門電路設(shè)計(jì)單元來構(gòu)成一調(diào)用低層次的設(shè)計(jì)模塊，或直接用門電路設(shè)計(jì)單元來構(gòu)成一個(gè)復(fù)雜邏輯電路的方法。個(gè)復(fù)雜邏輯電路的方法。利用結(jié)構(gòu)化描述方法將已有的設(shè)計(jì)利用結(jié)構(gòu)化描述方法將已有的設(shè)計(jì)成果方便地用于新的設(shè)計(jì)中成果方便地用于新的設(shè)計(jì)中，能大大提高設(shè)計(jì)效率。在結(jié)構(gòu)，能大大提高設(shè)計(jì)效率。在結(jié)構(gòu)化描述中，建模的焦點(diǎn)是端口及其互連關(guān)系?；枋鲋?，建模的焦點(diǎn)是端口及其互連關(guān)系。 結(jié)構(gòu)化描述的建模步驟如下：結(jié)構(gòu)化描述的建模步驟如下：（1）元件說明）元件說明（2）元件例化）元件例化（3）元件配置）元件配置元件說

10、明用于描述局部接口；元件例化是要相對(duì)于其他元件來放置該元件；元件說明用于描述局部接口；元件例化是要相對(duì)于其他元件來放置該元件；元件配置用于指定元件所用的設(shè)計(jì)實(shí)體。元件配置用于指定元件所用的設(shè)計(jì)實(shí)體。 HalfAdderscORGateAdderHalfscc_inxybacc_outsumU1U2U3對(duì)于上圖給出的全加器端口結(jié)構(gòu)，可以認(rèn)為它是由對(duì)于上圖給出的全加器端口結(jié)構(gòu)，可以認(rèn)為它是由兩個(gè)半兩個(gè)半加器和一個(gè)或門加器和一個(gè)或門組成的組成的 ?；谏蠄D所示的結(jié)構(gòu)，可以寫出全加器的結(jié)構(gòu)化描述設(shè)計(jì)基于上圖所示的結(jié)構(gòu)，可以寫出全加器的結(jié)構(gòu)化描述設(shè)計(jì)程序如下。程序如下。 例：全加器的結(jié)構(gòu)化描述例：全加器

11、的結(jié)構(gòu)化描述LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY half_adder IS GENERIC（tpd：TIME:=10 ns）；）； PORT（in1, in2: IN STD_LOGIC; sum, carry: OUT STD_LOGIC);END half_adder;ARCHITECTURE behavioral OF half_adder ISBEGINPROSESS (in1, in2) BEGIN sum = in1 XOR in2 AFTER tpd; carry = in1 AND in2 AFTER tpd;END

12、PROCESS;END behavioral; - -半加器設(shè)計(jì)完畢半加器設(shè)計(jì)完畢LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY or_gate IS GENERIC（tpd：TIME:=10 ns）；）； PORT（in1, in2: IN STD_LOGIC; out1: OUT STD_LOGIC);END or_gate;ARCHITECTURE structural OF or_gate ISBEGIN out1 = in1 OR in2 AFTER tpd;END structural; - - 或門設(shè)計(jì)完畢或門設(shè)計(jì)完畢 LIBRAR

13、Y IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY full_adder IS GENERIC（tpd：TIME：=10 ns）；）； PORT（x，y，c_in: IN STD_LOGIC; Sum, c_out: OUT STD_LOGIC);END full_adder; ARCHITECTURE structural OF full_adder IS COMPONENT half_adder PORT（in1, in2: IN STD_LOGIC; sum, carry: OUT STD_LOGIC); END COMPONENT; COMPONENT

14、or_gate PORT（in1, in2: IN STD_LOGIC; out1: OUT STD_LOGIC); END COMPONENT;SIGNAL a, b, c:STD_LOGIC;FOR u1,u2 : half_adder USE ENTITY WORK.half_adder (behavioral); FOR u3: or_gate USE ENTITY WORK. or_gate (structural); BEGIN u1: half_adder PORT MAP (x, y, b, a); u2: half_adder PORT MAP (c_in, b, sum,

15、c); u3: or_gate PORT MAP (c, a, c_out);END structural; 由上例可見，對(duì)于一個(gè)復(fù)雜的電子系統(tǒng)，可以將其分解為若由上例可見，對(duì)于一個(gè)復(fù)雜的電子系統(tǒng)，可以將其分解為若干個(gè)子系統(tǒng)，每個(gè)子系統(tǒng)再分解成模塊，形成多層次設(shè)計(jì)。干個(gè)子系統(tǒng)，每個(gè)子系統(tǒng)再分解成模塊，形成多層次設(shè)計(jì)。這樣，可以使更多的設(shè)計(jì)者同時(shí)進(jìn)行合作。在多層次設(shè)計(jì)中，這樣，可以使更多的設(shè)計(jì)者同時(shí)進(jìn)行合作。在多層次設(shè)計(jì)中，每個(gè)層次都可以作為一個(gè)元件，再構(gòu)成一個(gè)模塊或系統(tǒng)，可每個(gè)層次都可以作為一個(gè)元件，再構(gòu)成一個(gè)模塊或系統(tǒng)，可以先分別仿真每個(gè)元件，然后再整體調(diào)試。所以說結(jié)構(gòu)化描以先分別仿真每個(gè)元

16、件，然后再整體調(diào)試。所以說結(jié)構(gòu)化描述不僅是一種設(shè)計(jì)方法，而且是一種設(shè)計(jì)思想，是大型電子述不僅是一種設(shè)計(jì)方法，而且是一種設(shè)計(jì)思想，是大型電子系統(tǒng)高層次設(shè)計(jì)的重要手段。系統(tǒng)高層次設(shè)計(jì)的重要手段。 3.4 混合描述風(fēng)格混合描述風(fēng)格 在實(shí)際設(shè)計(jì)工作中，可以采用上述三種描述方式的任意組合，在實(shí)際設(shè)計(jì)工作中，可以采用上述三種描述方式的任意組合，這就是混合描述。同樣還是圖所給出端口結(jié)構(gòu)的全加器模型，這就是混合描述。同樣還是圖所給出端口結(jié)構(gòu)的全加器模型，其混合描述方式如下。其混合描述方式如下。 例例:全加器的混合描述全加器的混合描述LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.AL

17、L；ENTITY xor_gate IS GENERIC（tpd：TIME：=10 ns）；）； PORT（in1，in2: IN STD_LOGIC; out1: OUT STD_LOGIC);END xor_gate; ARCHITECTURE behavioral OF xor_gate ISBEGIN out1 = in1 XOR in2 AFTER tpd;END behavioral;LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY full_adder IS GENERIC（tpd：TIME：=10 ns）；）； PORT（x，y，c_in: IN STD_LOGIC; Sum, c_out: OUT STD_LOGIC); END full_adder; ARCHITECTURE mix OF full_adder IS COMPONENT xor_gate