Digital clock generator

1、A design of digital clock generator時鐘發(fā)生器設(shè)計一、整體設(shè)計思想頻率合成器是現(xiàn)代無線通信設(shè)備中一個重要的組成部分，直接影響著無線通信設(shè)備的性能。頻率合成技術(shù)歷經(jīng)了早期的直接合成技術(shù)（DS）和鎖相合成技術(shù)（PLL），發(fā)展到如今的直接數(shù)字合成技術(shù)（DDS）。直接數(shù)字合成技術(shù)具有分辨率高，轉(zhuǎn)換速度快，相位噪聲低等優(yōu)點，在無線通信中發(fā)揮著越來越重要的作用，但是由于材料和工藝問題，其輸出頻率始終無法和PLL相比，并且由于全數(shù)字結(jié)構(gòu)，輸出信號中具有豐富的雜散分量，限制了它的應(yīng)用。DDSPLL 的基本原理是用一個低頻、高分辨率的DDS頻率來激勵或插入PLL，從而將兩者的優(yōu)

2、點結(jié)合起來。的優(yōu)點是頻率分辨力高，頻率轉(zhuǎn)換速度快，易實現(xiàn)捷變頻，控制方便靈活；缺點是 雜散嚴重，頻譜純度差。的優(yōu)點是具有良好的頻率跟蹤特性，鎖定狀態(tài)無剩余頻差；缺點是頻率分辨力低，不易于實現(xiàn)變頻。DDSPLL 有3 種基本方：即DDS激勵PLL、PLL內(nèi)插DDS、PLL與DDS直接混頻，如圖1所示。圖中，fout 是系統(tǒng)的最終輸出，fDDS 是直接數(shù)字合成芯片的輸出頻率，fPLL 是鎖相環(huán)輸出頻率，fref、fref1、fref2 是參考頻率。第1種方法以DDS直接激勵PLL。與單純的PLL相比，由于作為參考的DDS 具有很高的頻率分辨率，可以在不改變PLL 分頻比的情況下提高PLL 的頻率分

3、辨率，但是如果DDS 輸出信號中，落在PLL 的環(huán)路帶寬內(nèi)的雜散和相噪無法抑制，經(jīng)過PLL 倍頻作用后，這些噪聲會惡化20lgN dB（Nfout/fDDS）。第2種方法是將DDS的輸出與PLL 的反饋支路混頻，混頻后的信號再送入鑒相器。這種方法利用了DDS 高分辨率的特點，因此PLL 可以采用較高的參考頻率，不但提高了PLL的轉(zhuǎn)換時間，同時也克服了因倍頻而引起的雜散和相噪惡化，但是由于混頻后會產(chǎn)生鏡像干擾，因此鎖相環(huán)路內(nèi)需要引入帶通濾波器BPF2 來濾除，設(shè)計環(huán)路濾波器的時候必須考慮其影響，增加了環(huán)路的設(shè)計難度。 第3種方法直接將DDS與PLL混頻，這有效的克服了前兩種方法的缺點，

4、既不會惡化DDS 輸出的雜散和相噪，也不會增加PLL 設(shè)計的難度。由于PLL 的作用只是將DDS 輸出上變頻，提高了最終輸出的頻率，但是DDS的輸出頻率fDDS一般遠遠小于PLL 的輸出頻率fPLL，混頻后輸出頻率為fPLL±fDDS，如果要求頻率合成器的輸出范圍大于2fDDS，則很難用BPF2分離混頻之后的和頻fPLLfDDS 與差頻fPLLfDDS。二、低頻段DDS電路設(shè)計 2.1 DDS的基本原理DDS 的基本原理框圖 如圖2所示，它包含相位累加器、波形存儲器、數(shù)模轉(zhuǎn)換器、低通濾波器和參考時鐘五部分。在參考時鐘的控制下，相位累加器對頻率控制字K進行線性累加，得到的相位

5、碼(n) 對波形存儲器尋址，使之輸出相應(yīng)的幅度碼，經(jīng)過數(shù)模轉(zhuǎn)換器得到相應(yīng)的階梯波，最后經(jīng)低通濾波器得到連續(xù)變化的所需頻率的波形。其輸出頻率與控制字和參考時鐘的關(guān)系為:式中，fout為DDS 輸出信號的頻率，K為頻率控制字，fc 為時鐘頻率，N 為相位累加器的位數(shù)。圖22.2低頻段電路設(shè)計系統(tǒng)輸出頻率范圍要求為0.2Hz500MHz，在設(shè)計中采取分頻段的方法，AD9852的最高參考頻率為300MHz，根據(jù)采樣定理，另考慮在實際應(yīng)用中輸出信號最高頻率不大于參考時鐘頻率的40%，AD9852最高輸出頻率可達到120MHz。在設(shè)計中，把低頻段設(shè)為0.2Hz100MHz。  

6、0;   AD9852外部選用50MHz的晶振，通過內(nèi)部倍頻器6倍頻，使AD9852的工作時鐘達到300MHz。      在DDS的輸出端，需要設(shè)計一個濾波系統(tǒng)，對于系統(tǒng)的寬帶輸出要求，低通濾波器是唯一的選擇，低通濾波器的性能對保證采樣時鐘具有較低的抖動非常關(guān)鍵。濾波器的傳輸特性可用工作衰減、相移、群延遲以及插入衰減等參數(shù)來表征。      設(shè)計時，采用了截止特性很陡的7階橢圓濾波器來對連續(xù)正弦波進行濾波。采用的低通橢圓濾波器的輸入阻抗和輸出阻抗為50，截止頻率120MHz

7、。濾波器電路如圖3所示，在設(shè)計中為避免引入有源器件自身電噪聲，濾波器全部采用無源器件構(gòu)成，模擬濾波器的設(shè)計過程主要是：根據(jù)設(shè)計要求確定濾波器類型，然后查表求歸一化元件值。圖3 LC低通濾波器原理圖      DDS直接輸出的正弦波，還需要經(jīng)過比較器變?yōu)榉讲ǎ拍艿玫剿枰南到y(tǒng)時鐘，同時也降低了DDS輸出的雜散。      比較器的基準(zhǔn)電壓由AD9852內(nèi)部的控制DAC來提供，控制DAC是一個12位的數(shù)模轉(zhuǎn)換器，通過寫入控制DAC寄存器的數(shù)據(jù)來產(chǎn)生直流電平，作為比較器的基準(zhǔn)電平，通過改變直流電平

8、的大小，可以來調(diào)節(jié)輸出時鐘的占空比。AD9852內(nèi)部的D/A轉(zhuǎn)換器為電流輸出型，通過調(diào)整AD9852外接的電流設(shè)置電阻RSET，來調(diào)整DAC電流的幅值。阻值RSET為39.9/IOUT，一般設(shè)置為8K（5mA）至2K（20mA）。       在比較器的選用上，使用了AD9852內(nèi)部的比較器，其傳輸延遲小于3nS，上升、下降時間小于2nS，可產(chǎn)生頻率高達120MHz的方波。       通過內(nèi)部比較電路整形后的時鐘信號，通過電平轉(zhuǎn)換轉(zhuǎn)換成ECL電平，輸出到多路選擇器SY100

9、E457。三、基于AD9852高頻段DDS+PLL電路設(shè)計3.1 鎖相環(huán)技術(shù)簡介鎖相環(huán)是頻率合成器的技術(shù)基礎(chǔ)，鎖相環(huán)路( PLL) 通常由鑒相器、環(huán)路濾波器(L F) 、壓控振蕩器(VCO) 和可變程序分頻器組成。這是一種相位負反饋系統(tǒng)，通過比較參考信號與VCO 信號之間的相位差，產(chǎn)生對應(yīng)于兩信號相位差的誤差電壓，該誤差電壓經(jīng)環(huán)路濾波器控制VCO 的輸出頻率(相位)。圖73.2 系統(tǒng)設(shè)計及框圖3.3 集成鎖相環(huán)芯片si4133鑒于DDS輸出頻率無法達到系統(tǒng)的要求，必須要結(jié)合鎖相頻率合成技術(shù)，鎖相環(huán)路是一個能夠跟蹤輸入信號相位的閉環(huán)自動控制系統(tǒng)。它在通訊、測量等電子技術(shù)領(lǐng)域有著廣泛的應(yīng)用。鎖相環(huán)

10、路易于集成化，且性能優(yōu)越，鎖相集成電路種類很多。在設(shè)計中所選用的PLL芯片si4133集成度很高，集中了鑒相器，分頻器，VCO，大大簡化了硬件電路的設(shè)計。圖 數(shù)字鎖相式頻率合成器芯片的基本模塊框圖以1路PLL為例，簡要介紹該芯片工作原理。參考頻率fin從XIN腳輸入，通過放大器、R分頻器后，得到頻率finR；同時，這路VCO的輸出頻率fout經(jīng)過一個N分頻器后，得到頻率foutN；2個頻率輸入到PD進行相位比較，產(chǎn)生誤差控制電壓，該誤差電壓經(jīng)過LF可得一誤差信號的直流分量作為VCO的輸入，用于調(diào)整VCO的輸出信號頻率，使VCO分頻后的信號頻率foutN向finR近于相等，直至最后兩者頻率相等而

11、相位同步實現(xiàn)鎖定。環(huán)路鎖定時，PD的輸入頻差為0，即finR=foutN，fout=NfinR，可以通過改變輸出信號的分頻系數(shù)N和參考信號的分頻系數(shù)R來改變輸出信號的頻率。該芯片3路PLL的VCO的中心頻率由外部電感決定，PLL可在VCO中心頻率±5范圍內(nèi)調(diào)節(jié)輸出頻率。3路PLL中2路用來進行射頻輸出；這2路射頻PLL是時分復(fù)用的，即在一個給定時間內(nèi)只有1路PLL起作用。每路射頻PLL工作時，其射頻輸出頻率可在VCO的中心頻率內(nèi)調(diào)節(jié)，所以通過給相應(yīng)的N分頻器進行簡單編程就可達到對射頻輸出進行控制，從而工作在2個獨立的頻段。2個射頻VCO中心頻率最優(yōu)化設(shè)置分別在947 MHz和1.72

12、 GHz之間以及在789 MHz和1.429 GHz之間。3路PLL中另一路用來進行中頻頻率合成，該電路的VCO的中心頻率可通過接在IFLA和IFLB引腳的外部電感來調(diào)整。PLL中頻輸出頻率可在VCO中心頻率的±5內(nèi)調(diào)節(jié)。電感數(shù)值不精確可通過Si4133的自動調(diào)節(jié)算法進行補償。中頻VCO的中心頻率可以在526 MHz和952 MHz之間調(diào)節(jié)。如果需要，可以通過分頻降低IF的輸出頻率。另外，芯片使用串口編程控制，外圍電路非常簡單，使用方便。3.4  高頻段設(shè)計方案AD9852在參考時鐘為50MHz，芯片內(nèi)部6倍頻器使能的狀態(tài)下，輸出分辨率可300M/248Hz，本設(shè)計中，用它

13、輸出0.2100MHz信號。利用si4133的第三路來進行中頻頻率合成。若AD9852輸出直接輸入鎖相環(huán)si4133，則可由鎖相環(huán)的倍頻功能，得到輸出信號的放大。但受限于si4133的壓控振蕩器VOC 的工作頻率在526MHz952MHz之間，2分頻輸出后，最高值只有476MHz，遠沒達到500MHz的要求。使用混頻的方式也可以不讓系統(tǒng)分辨率因鎖相環(huán)的倍頻而放大。所以，用50M晶振作為si4133的輸入工作頻率，通過單片機來控制si4113的IF R-Divider和IF N-Divider等控制字來控制si4133按需要輸出100MHz，200MHz，300MHz，400MHz。然后使其AD

14、9852的輸出信號混頻，以達到輸出100500MHz的目的。如系統(tǒng)要求輸出120MHz的時鐘頻率信號，則單片機判斷其屬于100MHz200MHz的范圍，發(fā)出控制字，使si4133輸出100MHz的信號。其和AD9852輸出信號混頻，可得到預(yù)期的時鐘頻率。混頻后的信號，經(jīng)帶通濾波，電平轉(zhuǎn)換SY100H60芯片，進入比較器內(nèi)。比較器選用是低功耗、超高速的集成比較芯片MAX9687，MAX9687輸出為差分的ECL電平，其傳輸延遲小于1.4ns。  多路選擇器選用的是SY100E457、SY100E457包含了3個差分的2：1的ECL選擇器，有3個獨立的選擇端和一個公共的選擇端。

15、在設(shè)計中只使用了一路2：1的選擇器，因為在設(shè)計中采用了分頻段的方法，所以使用選擇器來切換低頻段和高頻段的時鐘信號。因為SY100E457為ECL器件，所以選擇器的控制端為ECL電平，因此經(jīng)過單片機產(chǎn)生的控制信號需要轉(zhuǎn)換為ECL電平，轉(zhuǎn)換芯片為前面介紹過的SY100H600。     綜上所述，系統(tǒng)時鐘0.2Hz500MHz的頻率輸出分為了0.2MHz100MHz，100MHz500MHz二段，通過選擇器SY100E457進行切換。其中0.2Hz100MHz的頻率由DDS產(chǎn)生，通過內(nèi)部比較器整形輸出；100MHz500MHz的頻率由DDS結(jié)合PLL產(chǎn)生，通

16、過超高速比較器MAX9687整形輸出。三、基于AD9854高頻段DDS+PLL電路設(shè)計硬件電路包括控制部分和產(chǎn)生時鐘的功能部分。控制部分由上位機、單片機、FPGA 和 MAX組成。FPGA控制DDS、集成鎖相環(huán)、可編程分頻器和多路選擇器。單片機通過MAX與RS，上端和上位機相連，下端和FPGA連接，從而實現(xiàn)串口控制。功能部分的時鐘信號由部分組成，低頻段（0.1HZ70HZ）通過DDS內(nèi)部比較器直接產(chǎn)生，中、高頻段（70MHZ1.1GHZ）由DDS激勵集成鎖相環(huán)產(chǎn)生。如圖所示，功能部分的元器件主要由20MHZ外部晶 振、DDS（AD9854）、CMOS ECL電 平 轉(zhuǎn) 換（MC100EPT22

17、）、1：2ECL驅(qū)動（MC10LVEP11）、集成鎖相環(huán)（SY89421）、可編程分頻器（SY89871U，可編程分頻比為1、2、4、8、16）、高速比較器（ADCMP582）和多路選擇器（MAX9386）組成。各器件具體作用如下：1）20MHZ外部晶振：提供20MHZ方波時鐘作為AD9854的輸入時鐘，通過 AD9854內(nèi)部可編程倍頻器，將20MHZ時鐘信號倍頻15倍，即300MHZ時鐘信號作為AD9854的參考時鐘。2）AD9854：通過其片內(nèi)比較器，產(chǎn)生0.001HZ70MHZ的連續(xù)可調(diào)的方波信號，且分辨力為1.006HZ。根據(jù)：可知，通過改變頻率控制字FTW，可以達到所需的輸出頻率fout。為了保證時鐘的性能，DDS輸出正弦波的最高頻率不大于參考時鐘頻率的40，即AD9854在參考時鐘300MH