數(shù)電課后習(xí)題

1、習(xí)題數(shù)字電子技術(shù)基礎(chǔ)習(xí)題第一章邏輯代數(shù)基礎(chǔ)1.1、用布爾代數(shù)的基本公式和規(guī)則證明下列等式。1.2 、求下列函數(shù)的反函數(shù)。1.3 、寫出下列函數(shù)的對偶式。1.4 、證明函數(shù) F 為自對偶函數(shù)。1.5 、用公式將下列函數(shù)化簡為最簡 “與或”式。1.6 、邏輯函數(shù)。若 A 、 B 、 C 、 D 、的輸入波形如圖所示，畫出邏輯函數(shù) F 的波形。1.7 、邏輯函數(shù) F 1 、 F 2 、 F 3 的邏輯圖如圖 2 35 所示，證明 F 1 =F 2 =F 3 。1.8 、給出“與非”門、“或非”門及“異或”門邏輯符號如圖 2 36 （ a ）所示，若 A 、 B 的波形如圖 2 36 （ b ），畫出

2、 F 1 、 F 2 、 F 3 波形圖。1.9 、用卡諾圖將下列函數(shù)化為最簡“與或”式。1.10 、將下列具有無關(guān)最小項(xiàng)的函數(shù)化為最簡“與或”式；1.11 、用卡諾圖將下列函數(shù)化為最簡“與或”式；1.12 用卡諾圖化簡下列帶有約束條件的邏輯函數(shù) 1.13 、用最少的“與非”門畫出下列多輸出邏輯函數(shù)的邏輯圖。第二章 門電路2.1 由 TTL 門組成的電路如圖 T2.1 所示，已知它們的輸入短路電流為 I is 1.6 A ，高電平輸入漏電流 I iH 40 A 。試問：當(dāng) A=B=1 時， G 1 的 電流（拉，灌）為 ； A=0 時， G 1 的 電流（拉，灌）為 。圖 T2.2 中示出了某

3、門電路的特性曲線，試據(jù)此確定它的下列參數(shù)：輸出高電平 U OH = ；輸出低電平 U OL = ；輸入短路電流 I is = ；高電平輸入漏電流 I iH= ；閾值電平 U T = ；開門電平 U ON = ；關(guān)門電平 U OFF = ；低電平噪聲容限 U NL = ；高電平噪聲容限 U NH = ；最大灌電流 I OLMax = ；扇出系數(shù) N= 。  2.3 TTL 門電路輸入端懸空時，應(yīng)視為 ；（高電平，低電平，不定）此時如用萬用表測量其電壓，讀數(shù)約為 （ 3.5V ， 0V ， 1.4V ）。 2.4 CT74 、 CT74H 、 CT74S 、 CT74LS 四個系列的 T

4、TL 集成電路，其中功耗最小的為 ；速度最快的為 ；綜合性能指標(biāo)最好的為 。 2.5 CMOS 門電路的特點(diǎn)：靜態(tài)功耗 （很大，極低）；而動態(tài)功耗隨著工作頻率的提高而 （增加，減小，不變）；輸入電阻 （很大，很小）；噪聲容限 （高，低，等）于 TTL 門。 2.6 集電極開路門（ OC 門）在使用時須在 之間接一電阻（輸出與地，輸出與輸入，輸出與電源）。 2.7 圖 2.3 所示電路中， G 1 、 G 2 、 G 3 是 74LS 系列的 OC 門，輸出高電平時漏電流 Icex=100 A ，其輸出電流 I LOmax =8mA ； G 4 、 G 5 、 G 6 是 74LS 系列的與非門

5、，其輸入電流 I iL =400 A ， I iH =20 A 。試計算電阻 R L 的取值范圍。2.8 圖 T2.4 中 G 1 為 TTL 三態(tài)門， G 2 為 TTL 與非門，萬用表的內(nèi)阻 20k /V ，量程 5V 。當(dāng) C=1 或 C=0 以及 S 通或斷等不同情況下， U 01 和 U 02 的電位各是多少？ 請?zhí)钊氡碇?，如?G 2 的懸空的輸入端改接至 0.3V ，上述結(jié)果將有何變化？  2.9 圖 T2.5 示電路為 TTL 門電路，若用高內(nèi)阻電壓表各圖 M 點(diǎn)的電壓，估算一下量測出 M 點(diǎn)的電壓為多少伏，并說明理由。 2.10 圖 T2.6 示電路為 TTL 門電

6、路，非門的輸入短路電流，高電平輸入電流為，當(dāng)門 1 輸入 A 為“ 1 ” 或“ 0 ” 時，問各流入門 1 輸出端的電流為多少毫安？ 2.11 某同學(xué)按照上圖線路做實(shí)驗(yàn)時，當(dāng) A= “ 1 ” 時， M 點(diǎn)的電壓 V M =1.6V 左右，試分析原因。 2.12 圖 T2.7 所示電路為 TTL 三態(tài)門。三態(tài)門控制端波形如圖所示，試分析此電 路能否正常工作， 2.13 圖 T2.8 為由 TTL “與非”門組成的電路，輸入 A 、 B 的波形如圖所示，試畫出 V 0 的波形。 2.14 圖 T2.9 中門 1 、 2 、 3 均為 TTL 門電路，平均延遲時間為 20ns ，畫出

7、V O 的波形。 第三章 組合數(shù)字電路習(xí)題：3.1 分析圖圖 T3.1 所示電路的邏輯功能，寫出輸出的邏輯表達(dá)式，列出真值表，說明其邏輯功能。 3.2 邏輯電路如圖 T3.2 所示： 1 、寫出 S 、 C 、 P 、 L 的函數(shù)表達(dá)式； 2 、當(dāng)取 S 和 C 作為電路的輸出時，此電路的邏輯功能是什么？ 3.3 圖 T3.3 為由三個全加器構(gòu)成的電路試寫出其輸出 F 1 ， F 2 ， F 3 ， F 4 的表達(dá)式。  3.4 圖 T3.4 為由集成四位全加器 74LS283 和或非門構(gòu)成的電路，已知輸入 DCBA 為 BCD 8421 碼 ，寫出 B 2 B 1 的表達(dá)式，并列表

8、說明輸出 D'C'B'A' 為何種編碼？3.5 圖 T3.5 是由 3 線 /8 線譯碼器 74LS138 和與非門構(gòu)成的電路，試寫出 P 1 和 P 2 的表達(dá)式，列出真值表，說明其邏輯功能。 3.6 圖 T3.6 是由八選一數(shù)據(jù)選擇器構(gòu)成的電路，試寫出當(dāng) G 1 G 0 為各種不同的取值時的輸出 Y 的表達(dá)式。 3.7 某水倉裝有大小兩臺水泵排水，如圖 T3.7 所示。試設(shè)計一個水泵啟動、停止邏輯控制電路。具體要求是當(dāng)水位在 H 以上時，大小水泵同時開動；水位在 H 、 M 之間時 , 只開大泵；水位在 M 、 L 之間時，只開小泵；水位在 L 以下時 ,

9、停止排水。 （列出真值表，寫出與或非型表達(dá)式，用與或非門實(shí)現(xiàn)，注意約束項(xiàng)的使用）  3.8 仿照全加器設(shè)計一個全減器，被減數(shù) A ，減數(shù) B ，低位來的借位 J 0 ，差為 D ，向上一位的借位為 J 。要求： 1 、列出真值表，寫出 D 、 J 的表達(dá)式；2 、仿全加器，用二輸入與非門實(shí)現(xiàn)； 3 、用最小項(xiàng)譯碼器 74LS138 實(shí)現(xiàn)；4 、用雙四選一數(shù)據(jù)選擇器實(shí)現(xiàn)。 3.9 設(shè)計一組合數(shù)字電路，輸入為四位二進(jìn)制碼 B 3 B 2 B 1 B 0 ，當(dāng) B 3 B 2 B 1 B 0 是 BCD 8421 碼 時輸出 Y=1 ；否則 Y=0 。列出真值表，寫出與或非型表達(dá)式，用集電

10、極開路門實(shí)現(xiàn)。 3.10 設(shè)計一顯示譯碼器，輸入三個變量，輸出控制共陽極數(shù)碼管顯示六個字形，字形從 0-9 及 A-Z 中任選，要求用與非門實(shí)現(xiàn)。 3.11 試用最小項(xiàng)譯碼器 74LS138 和和一片 74LS00 實(shí)現(xiàn)邏輯函數(shù)：3.12 試用四位全加器 74LS283 和二輸入與非門實(shí)現(xiàn) BCD 8421 碼 到 BCD 5421 碼 的轉(zhuǎn)換。 3.13 設(shè)計一個 8421 碼 轉(zhuǎn)換成格雷碼的轉(zhuǎn)換電路。列出表達(dá)式，用“異或”門實(shí)現(xiàn)之。 3.14 設(shè)計一個多功能組合數(shù)字電路，實(shí)現(xiàn)下表所示邏輯功能。表中 C 1 ， C 0 為功能選擇輸入信號； A ， B 為輸入變量； F 為輸出。 1 、列出

11、真值表，寫出 F 的表達(dá)式； 2 、用八選一數(shù)據(jù)選擇器和門電路實(shí)現(xiàn)。3.15 用 8 選 1 數(shù)據(jù)選擇器實(shí)現(xiàn)下列函數(shù)：3.16 分析圖 3.8(a) 所示電路 , 寫出 L ， Q ， G 的表達(dá)式，列出真值表，說明它完成什么邏輯功能；用圖 3.8(a) 所示電路與集成四位數(shù)碼比較器（如圖 3.8(b) 所示）構(gòu)成一個五位數(shù)碼比較器。 3.17 要實(shí)現(xiàn)邏輯函數(shù)，能否只使用一片集成電路，是什么型號，如何連線？ 3.18 分析圖 T3.9 所示電路中，當(dāng) A 、 B 、 C 、 D 只有一個改變狀態(tài)時，是否存在競爭冒險現(xiàn)象？如果存在，都發(fā)生在其他變量為何種取值的情況下？ 第四章 觸發(fā)器和定時器4.

12、1 圖 T4.1(a) 是由與非門構(gòu)成的基本 R-S 觸發(fā)器，試畫出在圖 (b) 所示輸入信號的作用下的輸出波形。  4.2 分析圖 T4.2 所示電路，列出特性表，寫出特性方程，說明其邏輯功能。 4.3 由 CMOS 門構(gòu)成的電路如圖 T4.3(a) 所示，請回答： (1)C=0 時該電路屬于組合電路還是時序電路？ C=1 時呢？ (2) 分別寫出輸出 Q （或 ）的表達(dá)式； (3) 已知輸入 A,B,C 的波形如圖 T4.3(b), 請畫出對應(yīng)的輸出 Q 的波形。  4.4 已知 CP 和 D 的波形如圖 T4.4 所示，試對應(yīng)畫出習(xí)題 4.2 中電路的輸出 Q 1 及

13、維持阻塞型 D 觸發(fā)器的輸出 Q 2 的波形。(Q 1 Q 2 的初始狀態(tài)為“ 0 ” ）  4.5 請用一個與門和一個 D 觸發(fā)器構(gòu)成一個 T 觸發(fā)器。 4.6 試寫出圖 T4.5(a) 中各 TTL 觸發(fā)器輸出的次態(tài)函數(shù) ( ) ，并畫出在圖 ( b ) 所示 CP 波形作用下的輸出波形。（各觸發(fā)器的初態(tài)均為“ 0 ” ）  4.7 時序邏輯電路如圖 T4.6(a) 所示，觸發(fā)器為維持阻塞型 D 觸發(fā)器，初態(tài)均為“ 0 ” (1) 畫出在圖 (b) 所示 CP 作用下的輸出 Q 1 Q 2 和 Z 的波形； (2) 分析 Z 與 CP 的關(guān)系。  4.8 根據(jù)

14、特性方程，外加與非門將 D 觸發(fā)器轉(zhuǎn)換為 J-K 觸發(fā)器；若反過來將 J-K 觸發(fā)器轉(zhuǎn)換為 D 觸發(fā)器，當(dāng)如何實(shí)現(xiàn)？ 4.9 已知電路及 CP A 的波形如圖 T4.7(a) 和 (b) 所示，設(shè)觸發(fā)器的初態(tài)為“ 0 ” ，試畫出輸出端 B 和 C 的波形。 4.10 試畫出圖 T4.8(a) 所示電路在圖 (b) 所示輸入信號 CP X 作用下的輸出 Q 1 、 Q 2 和 Z 的波形（ Q 1 、 Q 2 的初態(tài)為“ 0 ” ）。  4.11 圖 T4.9 （ a ）為由 555 定時器和 D 觸發(fā)器構(gòu)成的電路，請問： (1)555 定時器構(gòu)成的是那種脈沖電路？ (2) 在圖（

15、b ）中畫出 U c ， U 01 ， U 02 的波形； (3) 計算 U 01 和 U 02 的頻率。 (4) 如果在 555 定時器的第 5 腳接入 4V 的電壓源，則 U 01 的頻率將變?yōu)槎嗌伲?#160;4.12 圖 T4.10 （ a ）是由 555 定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)電路。 (1) 簡要說明其工作原理； (2) 計算暫穩(wěn)態(tài)維持時間 t w (3) 畫出在圖（ b ）所示輸入 u i 作用下的 u C 和 u O 的波形。 (4) 若 u i 的低電平維持時間為 15ms ，要求暫穩(wěn)態(tài)維持時間 t w 不變，應(yīng)采取什么措施？  4.13 由 555 定時器構(gòu)成的施密

16、特觸發(fā)器如圖 T4.11 （ a ）所示 (1) 在圖（ b ）中畫出該電路的電壓傳輸特性曲線； (2) 如果輸入 u i 為圖（ c ）的波形；所示信號，對應(yīng)畫出輸出 u O 的波形； (3) 為使電路能識別出 u i 中的第二個尖峰，應(yīng)采取什么措施？ (4) 在 555 定時器的哪個管腳能得到與 3 腳一樣的信號，如何接法？ 4.14 圖 4.12 為由兩個 555 定時器接成的延時報警器，當(dāng)開關(guān) S 斷開后，經(jīng)過一定的延遲時間 t d 后揚(yáng)聲器開始發(fā)出聲音，如果在遲延時間內(nèi)閉合開關(guān)，揚(yáng)聲器停止發(fā)聲。在圖中給定的參數(shù)下，計算延遲時間 t d 和揚(yáng)聲器發(fā)出聲音的頻率。 第五章 時序數(shù)字電路5

17、.1 分析圖 T5.1 所示時序電路，作出它的狀態(tài)表和狀態(tài)圖。作出電平輸入 X 序列為 1011100時電路的時序圖。5.2 分析圖 T5.2 所示時序電路，作出它的狀態(tài)表和狀態(tài)圖并作當(dāng) X 1 =1111110 及 X 2 =0110110時的時序圖（設(shè)觸發(fā)器初態(tài)為“ 00 ”）。 5.3 分析圖 T5.3 所示時序電路，作出它的狀態(tài)圖和時序圖。起始狀態(tài) Y 2 Y 1 Y 0 =000 。 5.4 畫出圖 T5.4 所示時序電路的狀態(tài)圖和時序圖，起始狀態(tài)為 Y 3 Y 2 Y 1 Y 0 =0001 。 5.5 畫出圖 5.5 圖所示同步十進(jìn)制減法計數(shù)器的狀態(tài)圖和時序圖。  5.

18、6 圖 T5.6 所示電路是為某接收機(jī)而設(shè)計的分頻電路，初始狀態(tài)為“ 00 ” ，問： （1）當(dāng) X 1 X 2 = “ 00 ”；（2）當(dāng) X 1 X 2 = “ 01 ”；（3）當(dāng) X 1 X 2 = “ 11 ”時，各種狀態(tài)為幾分頻？畫出波形圖。5.7 同步 4 位二進(jìn)制計數(shù)器的功能表及邏輯符號如圖 T5.7 （ a ）所示。如果同步二進(jìn)制計數(shù)器 按圖 T5.7 （ b ）所示電路連接，要求：（ 1 ）列出該計數(shù)器的計數(shù)順序。（ 2 ） Q D 端輸出是幾分頻、占空比是多少？ 5.8 指出下列各種觸發(fā)器中，哪些能組成移位寄存器，哪些不能；如果能，在（ ）內(nèi)打?qū)μ?，否則打×。 (

19、1) 基本 R-S 觸發(fā)器 ( ) ； (2) 同步 R-S 觸發(fā)器（ ）； (3) 主從 J-K 觸發(fā)器 ( ）； (4) 維持阻塞 D 觸發(fā)器 ( ）； (5) 邊沿 J-K 觸發(fā)器 ( ) ； (6) CMOS 主從 D 觸發(fā)器（ ）。 5.9 用維持阻塞 D 觸發(fā)器和與非門設(shè)計一個三位右移寄存器，用一控制端 X 控制，當(dāng) X=0 時能串行輸入新數(shù)據(jù) D I ，當(dāng) X=1 時具有自循環(huán)功能。 5.10 按照規(guī)定的狀態(tài)分配，分別寫出采用 D 觸發(fā)器、 J K 觸發(fā)器來實(shí)現(xiàn)狀態(tài)表 5.1 所示的時序邏輯電路。  5.11 用負(fù)邊沿 J K 觸發(fā)器及 2 輸入 4 輸出變量譯碼器，設(shè)

20、計一個 4 相時鐘分配器。 5.12 用 J K 觸發(fā)器設(shè)計一個可控計數(shù)器，當(dāng)控制端 C=1 時，實(shí)現(xiàn) 000 100 110 111 011 000 ；當(dāng) C=0 時，實(shí)現(xiàn) 000 100 110 010 011 000 計數(shù)。要求寫出：（ 1 ）狀態(tài)圖；（ 2 ）狀態(tài)表；（ 3 ）狀態(tài)方程；（ 4 ）檢查能否自啟動，畫出狀態(tài)圖；（ 5 ）畫出邏輯圖。 5.13 用 J K 觸發(fā)器設(shè)計“ 1011 ” 序列檢測器。要求寫出：（ 1 ）狀態(tài)圖；（ 2 ）狀態(tài)表；（ 3 ）三種獨(dú)立的狀態(tài)分配方案；（ 4 ）分別寫出三種分配方案的狀態(tài)方程；（ 5 ）畫出最佳設(shè)計的邏輯圖。 5.14 用正邊沿 D

21、觸發(fā)器及其他門電路，設(shè)計一個節(jié)拍發(fā)生器，節(jié)拍順序如圖 T5.8 所示，寫出設(shè)計過程。 5.15 用正邊沿 D 型觸發(fā)器設(shè)計一個滿足圖 T5.9 所示波形要求的邏輯電路， CP 、 X 為輸入，寫出設(shè)計過程。 5.16 用正邊沿 D 觸發(fā)器設(shè)計一個具有如下功能的電路（電路如圖 T5.10 所示）。 （ 1 ）開關(guān) K 處于位置 1 （即 X=0 ）時，輸出 ZW=00 ；（ 2 ）當(dāng)開關(guān) K 擲到 2 （即 X=1 ）時，電路要產(chǎn)生完整的系列輸出，即 ZW ： 00 01 11 10 （開始 X 在位置 1 ）；（ 3 ）如果完整的系列輸出后， K 仍在位置 2 ，則 ZW 一直保持 10 狀態(tài)

22、，只有當(dāng) K 回到位置 1 時， ZW 才重新回到 00 。 要求：（ 1 ）畫出最簡狀態(tài)圖；（ 2 ）列出狀態(tài)表；（ 3 ）給定狀態(tài)分配；（ 4 ）寫出狀態(tài)方程及輸出方程；（ 5 ）畫出邏輯圖。5.17 分析圖 T5.11 所示由 74LS161 構(gòu)成的電路。 (1) 畫出完整的狀態(tài)轉(zhuǎn)換圖； (2) 畫出 Qd 相對于 CP 的波形，說明是幾分頻， Qd 的占空比是多少。 5.18 分析圖 T5.12 中的電路，說明它們分別是多少進(jìn)制計數(shù)器？并回答： (1) 若將圖 (a) 中與非門 G 的輸出改接至 C r 端，而令 L D =1 ，畫出狀態(tài)轉(zhuǎn)換轉(zhuǎn)圖，電路變?yōu)閹走M(jìn)制？ (2) 圖 (b)

23、電路的輸出采用的是何種編碼？列出狀態(tài)轉(zhuǎn)換表。 5.19 試用兩片 74LS161 組成模為 90 的計數(shù)器，要求兩片間采用異步串級法，并工作可靠。 5.20 圖 T 5.13 為由集成異步計數(shù)器 74LS90 、 74LS93 構(gòu)成的電路，試分別列出狀態(tài)轉(zhuǎn)換表，說明它們是多少進(jìn)制的計數(shù)器。 5.21 分析圖 T5.14 所示電路的工作過程 1 、畫出對應(yīng) CP 的輸出 Q a Q d Q c 和 Qb 的波形和狀態(tài)轉(zhuǎn)換圖（ Q a 為高位） 2 、按 Q a Q d Q c Qb 順序電路給出的是什么編碼？ 3 、按 Q d Q c Q b Q a 順序電路給出的編碼又是什么樣的？5.22 圖

24、 T5.15 所示為一可變進(jìn)制計數(shù)器。其中 74LS138 為3 線 /8 線譯碼器，當(dāng)S1=1且時，它進(jìn)行譯碼操作，即當(dāng)A 2 A 1 A 0 從 000 到 111 變化時依次被選中而輸出低電平。 T1153 為四選一數(shù)據(jù)選擇器。試問當(dāng) MN 為各種不同輸入時，可組成幾種不同進(jìn)制的計數(shù)器？分別是幾進(jìn)制？簡述理由。 第六章 大規(guī)模集成電路6.1 填空： 1 、按構(gòu)成材料的不同，存儲器可分為磁芯和半導(dǎo)體存儲器兩種。磁芯存儲器利用 來存儲數(shù)據(jù)；而半導(dǎo)體存儲器利用 來存儲數(shù)據(jù)。兩者相比，前者一般容量較 ；而后者具有速度 的特點(diǎn)。 2 、半導(dǎo)體存儲器按功能分有 和 兩種。 3 、 ROM 主要由 和

25、 兩部分組成。按照工作方式的不同進(jìn)行分類， ROM 可分為 、 和 三種。 4 、某 EPROM 有 8 數(shù)據(jù)線， 13 位地址線，則其存儲容量為 。 5 、在系統(tǒng)可編程邏輯器件簡稱為 器件，這種器件在系統(tǒng)工作時 （可以、不可以）對器件的內(nèi)容進(jìn)行重構(gòu)，它包括 、 、 、三種系列的產(chǎn)品。 6 、對 isp 器件進(jìn)行編程時 （需要、不需要）專門的編程器，對 GAL 器件進(jìn)行編程時 （需要、不需要）專門的編程器。 7 、對 GAL 器件和 ispLSI 器件進(jìn)行編程時可以選用下列那幾種輸入方式。 a) 原理圖方式 b)ABEL-HDL 語言 c)VHDL 語言 d) 原理圖與 ABEL 語言混合輸入

26、方式 e)FM 輸入方式 6.2 圖 T6.1 是 16 × 4 位 ROM ， A 3 A 2 A 1 A 0 為地址輸入， D 3 D 2 D 1 D 0 為數(shù)據(jù)輸出，試分別寫出 D 3 ， D 2 ， D 1 和 D 0 的邏輯表達(dá)式。 6.3 用 16 × 4 位 ROM 作成兩個兩位二進(jìn)制數(shù)相乘（ A 1 A 0 × B 1 B 0 ）的運(yùn)算器，列出真值表，畫出存儲矩陣的結(jié)點(diǎn)圖。 6.4 由一個三位二進(jìn)制加法計數(shù)器和一個 ROM 構(gòu)成的電路如圖 T6.2(a) 所示 1 、寫出輸出 F 1 、 F 2 和 F 3 的表達(dá)式； 2 、畫出 CP 作用下 F 1 、 F 2 和 F 3 的波形（計數(shù)器的初態(tài)為“ 0 ” ） 6.5 用 PLA 的與或 ROM 對實(shí)現(xiàn)全加器。   6.6 用 ispLSI 器件實(shí)現(xiàn)一個 用于步進(jìn)電機(jī)驅(qū)動電路的序列脈沖發(fā)生器，步進(jìn)電機(jī)有 A B C D E五相繞組，工作時的導(dǎo)通順序?yàn)?AB-ABC-BC-BCD-CD-CDE-DE-DEA-EA-EAB-AB 。（用五個 D 觸發(fā)器實(shí)現(xiàn)）。 要求： 1 列出狀態(tài)轉(zhuǎn)換表，寫出狀態(tài)方程， 2