FPGA設計流程

1、第二講第二講 FPGA設計流程設計流程 1.一般設計流程一般設計流程 2. ASIC及其設計流程及其設計流程 3 常用常用EDA工具工具 4 QuartusII 簡介簡介 5 IP核簡介核簡介 1.一般設計流程一般設計流程 應用于應用于FPGA/CPLD的的EDA開發(fā)流程開發(fā)流程 1.1 設計輸入設計輸入(原理圖原理圖HDL文本編輯文本編輯) 圖形輸入圖形輸入 狀態(tài)圖輸入狀態(tài)圖輸入 波形圖輸入波形圖輸入 原理圖輸入原理圖輸入 在在EDA軟件的圖形編輯界面上繪軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖制能完成特定功能的電路原理圖 HDL文本輸入文本輸入 將使用了某種硬件描述語言將使用了某

2、種硬件描述語言(HDL)的電路設計文本，的電路設計文本， 如如VHDL或或Verilog的源程序，進行編輯輸入。的源程序，進行編輯輸入。 1.2 綜合綜合 整個綜合過程就是將設計者在整個綜合過程就是將設計者在EDAEDA平臺上編輯輸入的平臺上編輯輸入的HDLHDL文本、文本、原理圖或狀態(tài)圖形描述，依據給定的硬件結構組件和約束控制條件原理圖或狀態(tài)圖形描述，依據給定的硬件結構組件和約束控制條件進行編譯、優(yōu)化、轉換和綜合，最終獲得門級電路甚至更底層的電進行編譯、優(yōu)化、轉換和綜合，最終獲得門級電路甚至更底層的電路描述網表文件。路描述網表文件。 1.3 適配適配 將由綜合器產生的網表文件配置于指定的目標

3、器件中，使之產將由綜合器產生的網表文件配置于指定的目標器件中，使之產生最終的下載文件，如生最終的下載文件，如JEDECJEDEC、JamJam格式的文件。格式的文件。 1.4 時序仿真與功能仿真時序仿真與功能仿真 時序仿真時序仿真 接近真實器件運行特性的仿真接近真實器件運行特性的仿真 功能仿真功能仿真 直接對直接對VHDLVHDL、原理圖描述或其他描、原理圖描述或其他描述形式的邏輯功能進行測試模擬述形式的邏輯功能進行測試模擬 1.5 編程下載編程下載 1.6 硬件測試硬件測試 2 ASIC及其設計流程及其設計流程 ASIC分類分類 2.1 ASIC設計方法設計方法 ASIC設計方法設計方法 全

4、定制法全定制法 半定制法半定制法 門陣列法門陣列法 標準單元法標準單元法 可編程邏輯器件法可編程邏輯器件法 ASIC實現方法實現方法 2.2 一般一般ASIC設計的流程設計的流程 baudclkresetLclkresetLbclku_recresetLbclkrxdrec_readyrdata7:07:07:0clkrec_readyrdata7:0ce0QRD1RSQbclkrxd0D1Su_xmitclkbclkresetLxmit_cmd7:07:0 xmit_cmdxdata7:0txdxmit_donetxdxmit_donexdata7:0rstldd3:0系統(tǒng)規(guī)范說明系統(tǒng)劃分邏

5、輯設計與綜合版圖驗證版圖設計綜合后仿真參數提取與后仿真制版、流片芯片測試ASIC設計流程設計流程 2.3 常用常用EDA工具工具 2.3.1 設計輸入編輯器設計輸入編輯器 2.3.2 HDL綜合器綜合器 FPGA Compiler II、DC-FPGA綜合器、綜合器、Synplify Pro綜合器綜合器 、LeonardoSpectrum綜合器和綜合器和Precision RTL Synthesis綜合器綜合器 2.3.3 仿真器仿真器 VHDL仿真器仿真器 Verilog仿真器仿真器 其他其他HDL仿真器仿真器 Mixed HDL仿真器仿真器 2.3.4 適配器適配器 2.3.5 下載器下載器 2.4 QuartusII 簡介簡介 圖形或HDL編輯Analysis & Synthesis（分析與綜合）Filter（適配器）Assembler（編程文件匯編）編程器Timing Analyzer（時序分析器）設計輸入 綜合或 編譯 適配器件 下載 仿真 Quar