計算機組成原理---第4章 主存儲器

1、1第四章第四章 主存儲器主存儲器24.1 存儲器和存儲系統(tǒng)存儲器：存儲器：存放計算機程序和數(shù)據(jù)的設(shè)備存放計算機程序和數(shù)據(jù)的設(shè)備存儲系統(tǒng)：存儲系統(tǒng)：包括存儲器以及管理存儲器的軟硬件和相包括存儲器以及管理存儲器的軟硬件和相應(yīng)的設(shè)備應(yīng)的設(shè)備3CPUCACHE主存（內(nèi)存）主存（內(nèi)存）輔存（外存）輔存（外存）存儲系統(tǒng)的層次結(jié)構(gòu)根據(jù)各種存儲器的存根據(jù)各種存儲器的存儲容量、存取速度和價格儲容量、存取速度和價格比的不同，將它們按照一比的不同，將它們按照一定的體系結(jié)構(gòu)組織起來，定的體系結(jié)構(gòu)組織起來，使所放的程序和數(shù)據(jù)按照使所放的程序和數(shù)據(jù)按照一定的層次分布在各種存一定的層次分布在各種存儲器中。儲器中。41、主存

2、和高速緩存之間的關(guān)系CacheCache引入引入為解決為解決cpucpu和主存之間的速度差距和主存之間的速度差距, ,提高整機的運算速提高整機的運算速度度, ,在在cpucpu和主存之間插入的由高速電子器件組成的容量不和主存之間插入的由高速電子器件組成的容量不大大, ,但速度很高的存儲器作為緩沖區(qū)。但速度很高的存儲器作為緩沖區(qū)。CacheCache特點特點存取速度快，容量小，存儲控制和管理由硬件實現(xiàn)。存取速度快，容量小，存儲控制和管理由硬件實現(xiàn)。CacheCache工作原理工作原理在較短時間內(nèi)由程序產(chǎn)生的地址往往集中在存儲器邏在較短時間內(nèi)由程序產(chǎn)生的地址往往集中在存儲器邏輯地址空間的很小范圍內(nèi)

3、。（指令分布的連續(xù)性和循環(huán)程輯地址空間的很小范圍內(nèi)。（指令分布的連續(xù)性和循環(huán)程序及子程序的多次執(zhí)行：序及子程序的多次執(zhí)行：程序訪問的局部性程序訪問的局部性）數(shù)據(jù)分布不如指令明顯，但對數(shù)組的訪問及工作單元數(shù)據(jù)分布不如指令明顯，但對數(shù)組的訪問及工作單元的選擇可使存儲地址相對集中。的選擇可使存儲地址相對集中。52、主存與輔存之間的關(guān)系、主存與輔存之間的關(guān)系主存主存(半導(dǎo)體半導(dǎo)體)：優(yōu)優(yōu):速度快速度快缺缺:容量受限容量受限,單位成本高單位成本高,斷電丟失信息斷電丟失信息輔存輔存(光盤光盤,磁盤磁盤) :優(yōu)優(yōu):容量大容量大,信息長久保存信息長久保存,單位成本低單位成本低缺缺:存取速度慢存取速度慢數(shù)據(jù)存儲

4、：數(shù)據(jù)存儲： CPU正在運行的程序和數(shù)據(jù)存放在主存，暫時不正在運行的程序和數(shù)據(jù)存放在主存，暫時不用的程序和數(shù)據(jù)存放在輔存，輔存只與主存進行數(shù)據(jù)用的程序和數(shù)據(jù)存放在輔存，輔存只與主存進行數(shù)據(jù)交換。交換。64.2 存儲器的類型和特點按存儲介質(zhì)分按存儲介質(zhì)分半導(dǎo)體存儲器、磁表面存儲器、光存儲器半導(dǎo)體存儲器、磁表面存儲器、光存儲器按讀寫性質(zhì)分按讀寫性質(zhì)分隨機讀寫存儲器（隨機讀寫存儲器（RAMRAM）靜態(tài)存儲器（靜態(tài)存儲器（SRAMSRAM）；動態(tài)存儲器（）；動態(tài)存儲器（DRAMDRAM）。）。 它們存儲的內(nèi)容斷電則消失故稱為易失性存儲器。它們存儲的內(nèi)容斷電則消失故稱為易失性存儲器。只讀存儲器（只讀存儲

5、器（ROMROM）掩膜型掩膜型ROMROM，EPROMEPROM，EEPROMEEPROM。 其內(nèi)容斷電也不消失故稱為非易失性存儲器。其內(nèi)容斷電也不消失故稱為非易失性存儲器。按在計算機中的層次作用分按在計算機中的層次作用分主存儲器、輔助存儲器、高速緩沖存儲器。主存儲器、輔助存儲器、高速緩沖存儲器。74.3 存儲器的主要技術(shù)指標(biāo)存儲容量：存儲容量：存放信息的總數(shù)，通常以字節(jié)存放信息的總數(shù)，通常以字節(jié) Byte)Byte)為單位為單位B B、KBKB、MBMB、GBGB、TBTB。存儲周期：存儲周期：CPUCPU連續(xù)兩次訪問存儲器所需要的最短時間間隔。連續(xù)兩次訪問存儲器所需要的最短時間間隔。最大存

6、取時間最大存取時間: :是存儲器從接到尋找存儲單元的地址碼開始是存儲器從接到尋找存儲單元的地址碼開始, ,到讀出或存到讀出或存入數(shù)據(jù)為止所需的時間。入數(shù)據(jù)為止所需的時間。存儲器的價格：存儲器的價格：通常以每位價格通常以每位價格P P來衡量。來衡量。其他：其他： 可靠性、存儲密度、信息存儲的長期性、功耗可靠性、存儲密度、信息存儲的長期性、功耗( (分操作功分操作功耗和維持功耗耗和維持功耗) )、物理尺寸、物理尺寸( (集成度集成度) )。84.4 主存儲器的基本操作CPUCPU通過通過ARAR（地址寄存器）、地址寄存器）、DRDR（數(shù)據(jù)寄存器）和總線與數(shù)據(jù)寄存器）和總線與主存進行數(shù)據(jù)傳送。為了從

7、存儲器中取一個信息字，主存進行數(shù)據(jù)傳送。為了從存儲器中取一個信息字，CPUCPU必須必須指定存儲器字地址并進行指定存儲器字地址并進行“讀讀”操作，同時等待從主存儲器發(fā)操作，同時等待從主存儲器發(fā)來的回答信號通知來的回答信號通知CPUCPU讀操作完成、主存儲器通過讀操作完成、主存儲器通過readyready線做出線做出回答，若回答，若readyready信號為信號為“1“1，說明存儲字的內(nèi)容已經(jīng)讀出，并，說明存儲字的內(nèi)容已經(jīng)讀出，并放在數(shù)據(jù)總線上，送入放在數(shù)據(jù)總線上，送入DRDR、這時這時“取取”數(shù)操作完成。數(shù)操作完成。為了為了“存存”一個字到主存，一個字到主存，CPUCPU先將信息在主存中的地址

8、先將信息在主存中的地址經(jīng)經(jīng)ARAR送地址總線，并將信息字送送地址總線，并將信息字送DRDR、同時發(fā)出同時發(fā)出寫寫命令。此命令。此后，后，CPUCPU等待寫操作完成信號。主存儲器從數(shù)據(jù)總線接收到信等待寫操作完成信號。主存儲器從數(shù)據(jù)總線接收到信息字并按地址總線指定的地址存儲，然后經(jīng)息字并按地址總線指定的地址存儲，然后經(jīng)readyready控制線發(fā)回控制線發(fā)回存儲器操作完成信號、這時存儲器操作完成信號、這時存存數(shù)操作完成。數(shù)操作完成。9MARK位MDRN位CPU存儲器ABRDWRDBReady2K字（N位/字）104.5 半導(dǎo)體存儲器4.5.1常用半導(dǎo)體存儲器RAMRAM和和ROMROMRAMRAM

9、組成結(jié)構(gòu)器件分雙極型和組成結(jié)構(gòu)器件分雙極型和MOSMOS型。型。雙極型：速度快、集成度低、功耗大、成本高。雙極型：速度快、集成度低、功耗大、成本高。MOSMOS型型: :速度低，集成度高，功耗低，工藝簡單。速度低，集成度高，功耗低，工藝簡單。RAMRAM分類：分類： SRAM SRAM、 FPRAMFPRAM、EDORAMEDORAM、SDRAMSDRAM、SGRAMSGRAM、DDRRAMDDRRAM、RDRAMRDRAM。ROMROM分類分類: :掩膜掩膜ROMROM、PROMPROM、EPROMEPROM、EEPROMEEPROM。114.5.2存儲器的基本結(jié)構(gòu)及各部分的功能1、半導(dǎo)體存

10、儲器的基本組成存儲矩陣地址譯碼器三態(tài)雙向緩沖器存儲控制邏輯A0A1AF-1D0D1DW-1R/WCECE122、存儲矩陣一個基本單元電路只能存放一位二進制信息，一個基本單元電路只能存放一位二進制信息，為保存大量信息，存儲器中需要將許多基本單元電為保存大量信息，存儲器中需要將許多基本單元電路按一定的順序排列成陣列形式，這樣的這列稱為路按一定的順序排列成陣列形式，這樣的這列稱為存儲矩陣。存儲矩陣。排列方式：排列方式：字結(jié)構(gòu)字結(jié)構(gòu)位結(jié)構(gòu)位結(jié)構(gòu)13字結(jié)構(gòu)：字結(jié)構(gòu)： 同一芯片存放一個字同一芯片存放一個字的多位的多位(1024b=128B)(1024b=128B)。優(yōu)點：優(yōu)點： 選中某個單元選中某個單元,

11、 ,其包含其包含的各位信息可從同一芯片的各位信息可從同一芯片讀出。讀出。缺點：缺點： 芯片外引線較多，成芯片外引線較多，成本高。適合容量小的靜態(tài)本高。適合容量小的靜態(tài)RAMRAM。01127字結(jié)構(gòu)D7 D6 D01410221023123位結(jié)構(gòu)位結(jié)構(gòu)：位結(jié)構(gòu)： 同一芯片存放多個字的同一位。同一芯片存放多個字的同一位。優(yōu)點：優(yōu)點： 芯片的外引線少。芯片的外引線少。缺點：缺點： 是需要多個芯片組合工作。適合是需要多個芯片組合工作。適合動態(tài)動態(tài)RAMRAM和大容量靜態(tài)和大容量靜態(tài)RAMRAM。153、地址譯碼器功能功能: :接收系統(tǒng)總線傳來的地址信號，產(chǎn)生地址譯碼信號后，選接收系統(tǒng)總線傳來的地址信號

12、，產(chǎn)生地址譯碼信號后，選中存儲矩陣中的某個或幾個基本存儲單元。中存儲矩陣中的某個或幾個基本存儲單元。分類：分類：單譯碼、雙譯碼。單譯碼、雙譯碼。單譯碼方式適合小容量的存儲器。單譯碼方式適合小容量的存儲器。例如：地址線例如：地址線1212根，對應(yīng)根，對應(yīng)40964096狀態(tài)，需狀態(tài)，需40964096譯碼線。譯碼線。雙譯碼方式適合大容量存儲器雙譯碼方式適合大容量存儲器( (矩陣譯碼器）。分矩陣譯碼器）。分X X、Y Y兩兩個方向的譯碼。個方向的譯碼。例如：地址線例如：地址線1212根。根。X X、Y Y方向各方向各6 6根，根，40964096狀態(tài)，狀態(tài)，128128根譯根譯碼線。碼線。16單譯

13、碼存儲結(jié)構(gòu) （64*8位）0,00,763，063，7X地地址址譯譯碼碼器器A0A5X0X63三態(tài)雙向緩沖存儲器三態(tài)雙向緩沖存儲器D0 D7R/WCE17雙譯碼存儲結(jié)構(gòu)184.5.3 半導(dǎo)體隨機存儲器靜態(tài)隨機存儲器靜態(tài)隨機存儲器SRAMSRAM動態(tài)隨機存儲器動態(tài)隨機存儲器DRAMDRAM19選擇線選擇線I/OI/OVccQ3Q4Q5Q6Q1Q21. 靜態(tài)RAM的工作原理202、單管動態(tài)、單管動態(tài)RAM工作原理工作原理刷新刷新放大器放大器行選擇信號行選擇信號列選擇信號列選擇信號數(shù)據(jù)輸入數(shù)據(jù)輸入/輸出線輸出線QC214.8 主存儲器的組成與控制主存儲器：主存儲器：計算機中存放當(dāng)前正在執(zhí)行的程序和其

14、使用數(shù)據(jù)計算機中存放當(dāng)前正在執(zhí)行的程序和其使用數(shù)據(jù)的存儲器。的存儲器。存儲器的地址：存儲器的地址：對存儲單元進行順序編號。對存儲單元進行順序編號。地址空間：地址空間：地址長度所限定能訪問的存儲單元數(shù)目。地址長度所限定能訪問的存儲單元數(shù)目。22主存儲器的基本組成與結(jié)構(gòu)MAR地地址址譯譯碼碼器器存存儲儲體體讀讀寫寫電電路路MDRK位位地地址址總總線線.N位位數(shù)數(shù)據(jù)據(jù)總總線線 控制電路控制電路控制信號控制信號、主存儲器的基本結(jié)構(gòu)主存儲器的基本結(jié)構(gòu)23 I/O I/O4.8.1 存儲器容量的擴展1、位擴展、位擴展4M 1 I/O I/O數(shù)數(shù)據(jù)據(jù)線線8條條D7。 。D0地地址址線線22條條A21A0CS

15、R/W 242、字?jǐn)U展、字?jǐn)U展 CS1M 8R/W D7D0 CS1M 8R/W D7D0R/WA20A19A0A19A0A19A0253 3、字位擴展、字位擴展 如果一個存儲容量為如果一個存儲容量為M 字字 N位位 所用芯片規(guī)格為所用芯片規(guī)格為L字字 K位位 那么這個存儲器共用那么這個存儲器共用M/L N/K個個芯片芯片 例如：要組成例如：要組成16M 8位位的存儲器系統(tǒng)，的存儲器系統(tǒng)， 目前有芯片規(guī)格為目前有芯片規(guī)格為4M 1位若干片位若干片l需用需用32片片 若有芯片規(guī)格為若有芯片規(guī)格為1M 8位位l則需用則需用16片片268 片片4片片A23A2216M*8位位 D7D0CS I/O

16、4M*1位位A21A0R/WCS I/O 4M*1位位A21A0R/WCS I/O 4M*1位位A21A0R/WCS I/O 4M*1位位A21A0R/WA21A0譯碼器譯碼器Y0Y327例如：使用Intel2114芯片（1K*4bit）擴展為4K*8bit存儲器A0 |A9A0 |A9D3 |D0D7-D4D3 |D0A0 |A9D7-D4A0 |A9D3 |D0A0 |A9D7-D4A0 |A9D3 |D0A0 |A9D7-D4A0 |A9譯碼器284.8.2 4.8.2 存儲控制存儲控制 在存儲器中，往往需要增設(shè)附加電路、這些附在存儲器中，往往需要增設(shè)附加電路、這些附加電路包括地址多路轉(zhuǎn)

17、換線路、地址選通、刷新邏加電路包括地址多路轉(zhuǎn)換線路、地址選通、刷新邏輯，以及讀輯，以及讀/寫控制邏輯等。在大容量存儲器芯片中寫控制邏輯等。在大容量存儲器芯片中，為了減少芯片地址線引出端數(shù)目將地址碼分兩，為了減少芯片地址線引出端數(shù)目將地址碼分兩次送到存儲器芯片，因此芯片地址線引出端減少到次送到存儲器芯片，因此芯片地址線引出端減少到地址碼的一半。地址碼的一半。 刷新邏輯是為動態(tài)刷新邏輯是為動態(tài)MOS隨機存儲器的刷新準(zhǔn)備隨機存儲器的刷新準(zhǔn)備的、通過定時刷新、保證動態(tài)的、通過定時刷新、保證動態(tài)MOS存儲器的信息不存儲器的信息不致丟失。致丟失。29 （1）DRAM的刷新的刷新 動態(tài)動態(tài)MOS存儲器采用存

18、儲器采用“讀出讀出”方式進行刷新，方式進行刷新，因為在讀出的過程中恢復(fù)了存儲單元的因為在讀出的過程中恢復(fù)了存儲單元的MOS柵極電柵極電容電荷，并保持原單元的內(nèi)容。所以讀出過程就是容電荷，并保持原單元的內(nèi)容。所以讀出過程就是再生的過程。再生的過程。 刷新周期（再生周期）：刷新周期（再生周期）： 從上次對存儲器刷新結(jié)束到下一次對整個存儲從上次對存儲器刷新結(jié)束到下一次對整個存儲器全部刷新一遍為止，這一段時間間隔稱為刷新周器全部刷新一遍為止，這一段時間間隔稱為刷新周期或者再生周期，通常為期或者再生周期，通常為2ms。30 （2）刷新方式）刷新方式 集中式刷新：集中式刷新： 集中式刷新指在一個刷新周期內(nèi)

19、，利用一段固定集中式刷新指在一個刷新周期內(nèi)，利用一段固定的時間依次對存儲器的所有行逐一再生，在此期間停的時間依次對存儲器的所有行逐一再生，在此期間停止對存儲器的讀和寫。止對存儲器的讀和寫。 例如，一個存儲器矩陣為例如，一個存儲器矩陣為128128，讀寫周期為，讀寫周期為0.5s，刷新周期為刷新周期為2ms，其刷新工作時序為：其刷新工作時序為： 2ms內(nèi)的工作周期為：內(nèi)的工作周期為：2ms0.5s4000（個）個） 刷新所用的時間為：刷新所用的時間為：1280.5s64s 刷新所用的工作周期為：刷新所用的工作周期為：128個個31 集中刷新的特點：集中刷新的特點： 優(yōu)點是平均讀寫周期較短，適用于

20、高速存儲器。優(yōu)點是平均讀寫周期較短，適用于高速存儲器。 缺點是在刷新期間不能訪問存儲器，有時會影響缺點是在刷新期間不能訪問存儲器，有時會影響計算機系統(tǒng)的正常工作。計算機系統(tǒng)的正常工作。0123871 38723999讀寫操作刷新3872周期(1936)128周期(64)刷新間隔32 分布式刷新方式：分布式刷新方式： 把每一行的再生分散到各個工作周期中去，一個把每一行的再生分散到各個工作周期中去，一個存儲器的系統(tǒng)工作周期分為兩個部分，前半部分用于存儲器的系統(tǒng)工作周期分為兩個部分，前半部分用于正常的讀寫、保持；后半部分用于再生某行。這樣系正常的讀寫、保持；后半部分用于再生某行。這樣系統(tǒng)的工作時間增

21、加一倍。統(tǒng)的工作時間增加一倍。 例如計算上例中改為分布刷新的時序關(guān)系：例如計算上例中改為分布刷新的時序關(guān)系： 系統(tǒng)的工作周期為：系統(tǒng)的工作周期為：0.5s0.5s1s 系統(tǒng)的刷新周期為：系統(tǒng)的刷新周期為：1s128128s33WR REFREFWR REFWR刷新周期Tc01127 分布刷新的特點：分布刷新的特點： 優(yōu)點是不存在死時間。優(yōu)點是不存在死時間。 缺點是工作周期較長，存儲器不能夠高速工作缺點是工作周期較長，存儲器不能夠高速工作。34 異步刷新方式：異步刷新方式： 在刷新周期內(nèi)分散將存儲器刷新一遍。方法：在刷新周期內(nèi)分散將存儲器刷新一遍。方法： 將刷新周期除以行數(shù)，得到時間間隔將刷新周

22、期除以行數(shù)，得到時間間隔t，利用邏輯利用邏輯電路每隔電路每隔t產(chǎn)生一次刷新請求。產(chǎn)生一次刷新請求。 例如前例中如果采用異步刷新，需要多長時間提例如前例中如果采用異步刷新，需要多長時間提出一次刷新請求？出一次刷新請求？ 應(yīng)在應(yīng)在2ms內(nèi)分散的對內(nèi)分散的對128行進行刷新操作，所以行進行刷新操作，所以t2ms12815.6s。即每即每15.6s提出一次刷新請求提出一次刷新請求，每次刷新一行。，每次刷新一行。35 （3）存儲器控制電路）存儲器控制電路 動態(tài)動態(tài)MOS存儲器的刷新過程要求有硬件電路的支存儲器的刷新過程要求有硬件電路的支持，這些控制線路可以集中在一個半導(dǎo)體芯片上，形持，這些控制線路可以集中在一個半導(dǎo)體芯片上，形成成DRAM控制器，是控制器，是CPU和和DRAM之間的接口電