可編程邏輯器件1

1、第8章 可編程邏輯器件數(shù)字電子技術(shù) Digital Electronics Technology海南大學(xué)海南大學(xué)數(shù)字電子技術(shù)數(shù)字電子技術(shù)課程組課程組教學(xué)網(wǎng)址：教學(xué)網(wǎng)址：http:/ 8.1 8.1 概概 述述輸 入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖數(shù)字集成電路分類：通用型、專用型專用集成電路ASIC：為某種專門用途而設(shè)計(jì)的集成電路可編程邏輯器件：通用器件、邏輯功能由用戶設(shè)定?？删幊踢壿嬈骷删幊踢壿嬈骷LD的發(fā)展歷程的發(fā)展歷程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件FPLA 器件器件GAL器件器件FPGA器件器件E

2、PLD 器件器件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPC可編程邏輯器件的分類可編程邏輯器件的分類按集成度按集成度(PLD)分類分類 可編程邏輯器件（PLD） 簡單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照3.2.1 電路符號表示電路符號表示圖圖3-4PLD的互補(bǔ)緩沖器的互補(bǔ)緩沖器 圖圖3-5 PLD的互補(bǔ)輸入的互補(bǔ)輸入

3、 圖圖3-6 PLD中與陣列表示中與陣列表示圖圖3-7 PLD中或陣列的表示中或陣列的表示 圖圖3-8 陣列線連接表示陣列線連接表示 PROMPROM表達(dá)的表達(dá)的PLD圖陣列圖陣列與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F用用PROM完成半加器邏輯陣列完成半加器邏輯陣列與 陣 列 （ 固 定 ）或 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0F01110100AAFAAAAF8.2 PLA可編程邏輯陣列（可編程邏輯陣列（*）PLA邏輯陣列示意圖邏輯陣列示意圖與 陣 列 （ 可 編 程 ）或 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0FPLAPLA與與

4、PROM的比較的比較0A1A1F0F2A2F0A1A1F0F2A2F8.3 PAL可編程陣列邏輯可編程陣列邏輯n雙極型工藝制作，熔絲編程方式n由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路三部分組成。n通過對與邏輯陣列編程可以獲得不同形式的組合邏輯函數(shù)。n常見的PAL器件中，輸入變量最多的可達(dá)20個(gè)，與陣列的乘積項(xiàng)有80個(gè)，或邏輯陣列輸出端最多有10個(gè)，每個(gè)或門的輸入端最多達(dá)到16個(gè)。PAL的幾種輸出電路結(jié)構(gòu)和反饋形式n一、專用輸出結(jié)構(gòu)n所設(shè)置的輸出端只能用作輸出使用。n用來產(chǎn)生組合邏輯函數(shù)。二、可編程輸入/輸出結(jié)構(gòu)具有可編程控制端的三態(tài)緩沖器，控制端由于邏輯陣列的一個(gè)乘積項(xiàng)給出。同時(shí)，輸出

5、端又經(jīng)過一個(gè)互補(bǔ)輸出的緩沖器反饋到與邏輯陣列上。三、寄存器輸出結(jié)構(gòu)在輸出三態(tài)緩沖器和與或邏輯陣列之間串進(jìn)了由D觸發(fā)器組成的寄存器。同時(shí)，觸發(fā)器狀態(tài)又經(jīng)過一個(gè)互補(bǔ)輸出的緩沖器反饋到與邏輯陣列的輸入端上。四、異或輸出結(jié)構(gòu)與寄存器輸出結(jié)構(gòu)類似，只是在與或邏輯陣列的輸出端又增設(shè)了異或門。五、運(yùn)算選通反饋結(jié)構(gòu)在異或門的基礎(chǔ)上，再增加一組反饋邏輯電路。圖示電路產(chǎn)生16種算術(shù)運(yùn)算和邏輯運(yùn)算結(jié)果的PAL。8.3.3 PAL的應(yīng)用舉例n例8.3.1 用PAL器件設(shè)計(jì)一個(gè)數(shù)值判別電路要求判斷DCBA的大小屬于那個(gè)區(qū)間。十進(jìn)制DCBAY0Y1Y20000010010001100151111001012YDCDBYD

6、CBDCBDCAYDCDBA例8.3.2 設(shè)計(jì)一個(gè)4位循環(huán)碼計(jì)數(shù)器，要求所設(shè)計(jì)的計(jì)數(shù)器具有置零和對輸出進(jìn)行三態(tài)控制的功能。CPY3Y2Y1Y0C00000010001020011030010040110050111060101070100081100015100011600000用PAL器件設(shè)計(jì)這個(gè)計(jì)數(shù)器，所用器件中應(yīng)包括4個(gè)觸發(fā)器和相應(yīng)的與或邏輯陣列。查手冊PAL64R4滿足要求。輸出緩沖器為反相器，所以4個(gè)觸發(fā)器的Q端的狀態(tài)與真值表中的狀態(tài)相反。通過卡諾圖對觸發(fā)器的狀態(tài)進(jìn)行化簡。得到每個(gè)觸發(fā)器的驅(qū)動方程，要求中還有具有置零功能，故應(yīng)加入R端，得驅(qū)動方程得到了驅(qū)動方程和輸出進(jìn)位信號的方程后，

7、對PAL進(jìn)行編程。圖在課本上的P417。以上設(shè)計(jì)工作在開發(fā)系統(tǒng)上自動進(jìn)行，只要按照軟件規(guī)定的格式輸入邏輯真值表即可，其余工作由計(jì)算機(jī)去完成。8.4 GAL通用陣列邏輯通用陣列邏輯PAL器件采用的是雙極型熔絲工藝，一旦編程不器件采用的是雙極型熔絲工藝，一旦編程不能修改，且輸出結(jié)構(gòu)的類型繁多，給設(shè)計(jì)帶來不能修改，且輸出結(jié)構(gòu)的類型繁多，給設(shè)計(jì)帶來不便。便。GAL通用邏輯陣列，采用電可擦除的通用邏輯陣列，采用電可擦除的CMOS制作制作，輸出端設(shè)置了可編程的輸出邏輯宏單元，輸出端設(shè)置了可編程的輸出邏輯宏單元OLMC，通過編程可設(shè)置不同的輸出狀態(tài)，增強(qiáng)器件的，通過編程可設(shè)置不同的輸出狀態(tài)，增強(qiáng)器件的通用性

8、。通用性。邏輯宏單元輸入/輸出口輸入口時(shí)鐘信號輸入三態(tài)控制可編程與陣列固定或陣列GAL16V8的結(jié)構(gòu)圖的結(jié)構(gòu)圖與邏輯陣列的交叉點(diǎn)上設(shè)有E2CMOS 編程單元，其結(jié)構(gòu)為帶負(fù)電荷，讀出1地址映射圖對GAL的編程是在開發(fā)系統(tǒng)的控制下完成，編程時(shí)逐行完成的。8.4.2 GAL的輸出邏輯宏單元的輸出邏輯宏單元OLMCn上圖為GAL16V8結(jié)構(gòu)控制字的組成，其中n是代表OLMC的編號，這個(gè)編號與每個(gè)OLMC連接的引腳號碼一致。n或門中有8個(gè)來自與陣列的輸入端，這樣，在或門的輸出端能產(chǎn)生不超過8項(xiàng)的與或邏輯函數(shù)。OLMC的5種工作模式 P423SYNAC0AC1 n XOR n工作模式輸出極性101X專用輸

9、入1000/1專用組合輸出0-低有效1-高有效1110/1反饋組合輸出0-低有效1-高有效0110/1時(shí)序電路中的組合輸出0-低有效1-高有效0100/1寄存器輸出0-低有效1-高有效5種工作模式簡化電路P4248.4.3 GAL的輸入特性和輸出特性n輸入緩沖電路，是一種較為理想的高輸入阻抗器件，在正常的輸入電壓范圍內(nèi)，輸入端漏電流不超過10uA。n輸出緩沖電路采用單一類型的N溝道增強(qiáng)性MOS管，不會出現(xiàn)CMOS電路的鎖定效應(yīng)，輸出具有“軟開關(guān)特性”。8.5 可擦除的可編程邏輯器件EPLDnEPLD是繼PAL和GAL之后推出的可編程邏輯器件，采用CMOS和UVEPROM工藝制作，集成度比較高，

10、屬于高密度PLD。n特點(diǎn)：CMOS工藝，低功耗、高噪聲容限n使用UVPROM工藝，集成度高，造價(jià)便宜n輸出部分采用可編程的輸出邏輯宏單元OLMC，增加了預(yù)置數(shù)和異步置零功能。8.6 FPGA現(xiàn)場可編程門陣列8.6.1 FPGA的基本結(jié)構(gòu)高密度PLD由三種可編程單元和用于存放編程數(shù)據(jù)的靜態(tài)存儲器組成。輸入/輸出模塊可編程邏輯模塊互聯(lián)資源IR靜態(tài)存儲單元由兩個(gè)CMOS反相器和一個(gè)控制管T組成，停電后不能數(shù)據(jù)保存，是一個(gè)CMOS工藝的靜態(tài)隨機(jī)存儲器SRAM結(jié)構(gòu)，具有數(shù)據(jù)的易失性，須將數(shù)據(jù)存放在一片E2PROM中。FPGA的IOB除了幾個(gè)個(gè)別的引腳外，大部分引腳都與可編程的IOB相連，均可根據(jù)需要設(shè)置

11、成輸入端或輸出端。FPGA的CLB包含組合邏輯電路和存儲電路，可設(shè)置成規(guī)模不大的組合邏輯電路或時(shí)序邏輯電路，通過編程可以產(chǎn)生任何形式的四變量組合邏輯函數(shù)。FPGA的IR為了能將CLB和IOB連結(jié)成各種復(fù)雜的系統(tǒng)，在布線區(qū)布置了各種豐富的連線資源。包括金屬線、開關(guān)矩陣SM和可編程連接點(diǎn)PIP。8.7 PLD的編程nPLD的編程工作必須在開發(fā)系統(tǒng)的支持下完成。n包括軟件和硬件兩部分。n開發(fā)系統(tǒng)軟件是指PLD專用的編程語言和相應(yīng)的匯編程序或編譯程序。分為匯編型、編譯型和原理圖收集型三種。n目前開發(fā)系統(tǒng)軟件向集成化發(fā)展。n開發(fā)系統(tǒng)硬件部分包括計(jì)算機(jī)和編程器。編程器是對PLD進(jìn)行寫入和擦除的專用裝置。8

12、.8 在系統(tǒng)可編程邏輯器件在系統(tǒng)可編程邏輯器件ISP-PLD(Lattice公司為例公司為例)nFPGA的下載雖然可以在系統(tǒng)進(jìn)行，但給FPGA進(jìn)行配置的E2PROM在編程時(shí)仍然不能離開編程器。nISP-PLD采用E2CMOS工藝制作，編程數(shù)據(jù)寫入E2PROM的存儲單元后，掉電后數(shù)據(jù)不會丟失，克服了FPGA中數(shù)據(jù)易失的缺點(diǎn)。n按集成度分為 低密度ISP-PLD 高密度ISP-PLD低密度ISP-PLD在GAL電路的基礎(chǔ)上加進(jìn)了寫入/擦除控制電路形成。高密度ISP-PLDn電路構(gòu)成復(fù)雜，功能強(qiáng)。n這種結(jié)構(gòu)形式也被稱作CPLD。n舉例：ispLSI1032 具有32個(gè)通用邏輯模塊GLB，64個(gè)輸入輸

13、出單元IOC，可編程內(nèi)部連線和編程控制電路。ISP的編程的編程ISP功能提高設(shè)計(jì)和應(yīng)用的靈活性功能提高設(shè)計(jì)和應(yīng)用的靈活性n 減少對器減少對器件的觸摸件的觸摸和損傷和損傷n 不計(jì)較器不計(jì)較器件的封裝件的封裝形式形式n 允許一般的允許一般的存儲存儲n 樣機(jī)制造方樣機(jī)制造方便便n 支持生產(chǎn)和支持生產(chǎn)和測試流程中測試流程中的修改的修改n 允許現(xiàn)場硬允許現(xiàn)場硬件升級件升級n 迅速方便地迅速方便地提升功能提升功能未編程前先焊未編程前先焊接安裝接安裝系統(tǒng)內(nèi)編程系統(tǒng)內(nèi)編程-ISP在系統(tǒng)現(xiàn)場重在系統(tǒng)現(xiàn)場重編程修改編程修改FPGA/CPLD產(chǎn)品概述產(chǎn)品概述1 Lattice公司公司CPLD器件系列器件系列1. ispLSI器器件系列件系列ispLSI1000E系列系列ispLSI2000E/2000VL/200VE系列系列ispLSI5000V系列系列ispLSI 8000/8000V系列系列2. ispLSI器件的結(jié)構(gòu)與特點(diǎn)器件的結(jié)構(gòu)與特點(diǎn):采用采用UltraMOS工藝。工藝。系統(tǒng)可編程功能。系統(tǒng)可編程功能。邊界掃描測試功能。邊界掃描測試功能。加密功能。加密功能。短路保護(hù)功能。短路保護(hù)功能。2 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列1. Virtex E系列系列FPGA2. Spartan器件系列器件系列3. XC9500系列系列CPLD4. Xilinx FPGA配置器件配