第3講PLD概述

1、第第3 3講講 PLDPLD概述概述 第第3講講 PLD概述概述3.1 PLD概述概述 3.2 PLD分類分類 3.3 陣列型陣列型PLD3.4 FPGA 3.5 CPLD 和和FPGA的選擇的選擇第第3 3講講 PLDPLD概述概述 3.1 PLD概述概述 自20世紀(jì)60年代以來,數(shù)字集成電路已經(jīng)歷了從SSI、MSI到LSI、VLSI的發(fā)展過程。20世紀(jì)70年代初以1K位存儲器為標(biāo)志的大規(guī)模集成電路(LSI)問世以后,微電子技術(shù)得到迅猛發(fā)展,集成電路的集成規(guī)模幾乎以平均每12年翻一番的驚人速度迅速增長。 第第3 3講講 PLDPLD概述概述 集成技術(shù)的發(fā)展也大大促進(jìn)了電子設(shè)計(jì)自動化(EDA)

2、技術(shù)的進(jìn)步,20世紀(jì)90年代以后,由于新的EDA工具不斷出現(xiàn),使設(shè)計(jì)者可以直接設(shè)計(jì)出系統(tǒng)所需要的專用集成電路,從而給電子系統(tǒng)設(shè)計(jì)帶來了革命性的變化。過去傳統(tǒng)的系統(tǒng)設(shè)計(jì)方法是采用SSI、MSI標(biāo)準(zhǔn)通用器件和其它元件對電路板進(jìn)行設(shè)計(jì),由于一個復(fù)雜電子系統(tǒng)所需要的元件往往種類和數(shù)量都很多,連線也很復(fù)雜,因而所設(shè)計(jì)的系統(tǒng)體積大、功耗大、可靠性差。 第第3 3講講 PLDPLD概述概述 先進(jìn)的EDA技術(shù)使傳統(tǒng)的“自下而上”的設(shè)計(jì)方法,變?yōu)橐环N新的“自頂向下”的設(shè)計(jì)方法，設(shè)計(jì)者可以利用計(jì)算機(jī)對系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分,系統(tǒng)的關(guān)鍵電路可以采用一片或幾片專用集成電路(ASIC)來實(shí)現(xiàn),因而使系統(tǒng)的體積、重量

3、減小,功耗降低,而且具有高性能、高可靠性和保密性好等優(yōu)點(diǎn)。第第3 3講講 PLDPLD概述概述 專用集成電路(ASICApplication Specific Integrated Circuit)是指專門為某一應(yīng)用領(lǐng)域或?yàn)閷ｉT用戶需要而設(shè)計(jì)、制造的LSI或VLSI電路,它可以將某些專用電路或電子系統(tǒng)設(shè)計(jì)在一個芯片上,構(gòu)成單片集成系統(tǒng)。ASIC可分為數(shù)字ASIC和模擬ASIC,數(shù)字ASIC又分為全定制和半定制兩種。全定制ASIC芯片的各層(掩膜)都是按特定電路功能專門制造的。設(shè)計(jì)人員從晶體管的版圖尺寸、位置和互連線開始設(shè)計(jì),以達(dá)到芯片面積利用率高、速度快、功耗低的最優(yōu)性能,但其設(shè)計(jì)制作費(fèi)用高,

4、周期長,因此只適用于批量較大的產(chǎn)品。 第第3 3講講 PLDPLD概述概述 半定制是一種約束性設(shè)計(jì)方式。約束的主要目的是簡化設(shè)計(jì)、縮短設(shè)計(jì)周期和提高芯片成品率。目前半定制ASIC主要有門陣列、標(biāo)準(zhǔn)單元和可編程邏輯器件三種。門陣列(Gate Array)是一種預(yù)先制造好的硅陣列(稱母片),內(nèi)部包括幾種基本邏輯門、觸發(fā)器等,芯片中留有一定的連線區(qū)。用戶根據(jù)所需要的功能設(shè)計(jì)電路,確定連線方式,然后再交生產(chǎn)廠家布線。第第3 3講講 PLDPLD概述概述 標(biāo)準(zhǔn)單元(Standard Cell)是廠家將預(yù)先配置好、經(jīng)過測試,具有一定功能的邏輯塊作為標(biāo)準(zhǔn)單元存儲在數(shù)據(jù)庫中,設(shè)計(jì)人員在電路設(shè)計(jì)完成之后,利用C

5、AD工具在版圖一級完成與電路一一對應(yīng)的最終設(shè)計(jì)。和門陣列相比,標(biāo)準(zhǔn)單元設(shè)計(jì)靈活、功能強(qiáng),但設(shè)計(jì)和制造周期較長,開發(fā)費(fèi)用也比較高。第第3 3講講 PLDPLD概述概述 可編程邏輯器件(PLD-Programmable Logic Device)是ASIC的一個重要分支。與上述兩種半定制電路不同,PLD是廠家作為一種通用型器件生產(chǎn)的半定制電路,用戶可以通過對器件編程使之實(shí)現(xiàn)所需要的邏輯功能。PLD是用戶可配置的邏輯器件,它的成本比較低,使用靈活,設(shè)計(jì)周期短,而且可靠性高,承擔(dān)風(fēng)險小,因而很快得到普遍應(yīng)用,發(fā)展非常迅速。 第第3 3講講 PLDPLD概述概述 可編程邏輯器件從20世紀(jì)70年代發(fā)展到現(xiàn)

6、在,已形成了許多類型的產(chǎn)品,其結(jié)構(gòu)、工藝、集成度、速度和性能等都在不斷改進(jìn)和提高。 最早出現(xiàn)的可編程邏輯器件是1970年制成的PROM,它由全譯碼的與陣列和可編程的或陣列組成。由于陣列規(guī)模大,速度低,因此它的主要用途還是作存儲器。第第3 3講講 PLDPLD概述概述 20世紀(jì)70年代中期出現(xiàn)了可編程邏輯陣列(PLA-Programmable Logic Array)器件,它由可編程的與陣列和可編程的或陣列組成,雖然其陣列規(guī)模大為減少,提高了芯片的利用率,但由于編程復(fù)雜,支持PLA的開發(fā)軟件有一定難度,因而也沒有得到廣泛應(yīng)用。 20世紀(jì)70年代末美國MMI公司(Monolithic Memori

7、es Inc,單片存儲器公司)率先推出了可編程陣列邏輯(PAL-Programmable Array Logic)器件,它由可編程的與陣列和固定的或陣列組成,采用熔絲編程方式,雙極型工藝制造,器件的工作速度很高。由于它的輸出結(jié)構(gòu)種類很多,設(shè)計(jì)很靈活,因而成為第一個得到普遍應(yīng)用的可編程邏輯器件。第第3 3講講 PLDPLD概述概述 20世紀(jì)80年代初Lattice公司發(fā)明了通用陣列邏輯(GAL-Generic Array Logic)器件,它在PAL的基礎(chǔ)上進(jìn)一步改進(jìn),采用了輸出邏輯宏單元(OLMC)的形式和ECMOS工藝結(jié)構(gòu),因而具有可擦除、可重復(fù)編程、數(shù)據(jù)可長期保存和可重新組合結(jié)構(gòu)等優(yōu)點(diǎn)。G

8、AL比PAL使用更加靈活,它可以取代大部分SSI、MSI和PAL器件,所以在20世紀(jì)80年代得到廣泛應(yīng)用。 第第3 3講講 PLDPLD概述概述 PAL和GAL都屬于低密度PLD,其結(jié)構(gòu)簡單,設(shè)計(jì)靈活,但規(guī)模小,難以實(shí)現(xiàn)復(fù)雜的邏輯功能。20世紀(jì)80年代末,隨著集成電路工藝水平的不斷提高,PLD突破了傳統(tǒng)的單一結(jié)構(gòu),向著高密度、高速度、低功耗以及結(jié)構(gòu)體系更靈活,適用范圍更寬的方向發(fā)展,因而相繼出現(xiàn)了各種不同結(jié)構(gòu)的高密度PLD。第第3 3講講 PLDPLD概述概述 20世紀(jì)80年代中期Altera公司推出了一種新型的可擦除、可編程邏輯器件(EPLD-Erasable Programmable Lo

9、gic Device),它采用CMOS和UVEPROM工藝制作,集成度比PAL和GAL高得多,設(shè)計(jì)也更加靈活,但內(nèi)部互連能力比較弱。1985年Xilinx公司首家推出了現(xiàn)場可編程邏輯(FPGA-Field Programmable Gate Array)器件,它是一種新型的高密度PLD,采用CMOS-SRAM工藝制作,其結(jié)構(gòu)和陣列型PLD不同,內(nèi)部由許多獨(dú)立的可編程邏輯模塊組成,邏輯塊之間可以靈活地相互連接,具有密度高、編程速度快、設(shè)計(jì)靈活和可再配置設(shè)計(jì)能力等許多優(yōu)點(diǎn)。FPGA出現(xiàn)后立即受到世界范圍內(nèi)電子設(shè)計(jì)工程師的普遍歡迎,并得到迅速發(fā)展。第第3 3講講 PLDPLD概述概述 20世紀(jì)80年

10、代末Lattice公司提出了在系統(tǒng)可編程技術(shù)以后,相繼出現(xiàn)一系列具備在系統(tǒng)可編程能力的復(fù)雜可編程邏輯器件(CPLD-Complex PLD)。CPLD是在EPLD的基礎(chǔ)上發(fā)展起來的,它采用ECMOS工藝制作,增加了內(nèi)部連線,改進(jìn)了內(nèi)部結(jié)構(gòu)體系,因而比EPLD性能更好,設(shè)計(jì)更加靈活,其發(fā)展也非常迅速。 20世紀(jì)90年代以后高密度PLD在生產(chǎn)工藝、器件的編程和測試技術(shù)等方面都有了飛速發(fā)展。第第3 3講講 PLDPLD概述概述 例如CPLD的集成度一般可達(dá)數(shù)千甚至上萬門,Altera公司推出的EPM9560,其單密度達(dá)到12000個可用門,包含多達(dá)50個宏單元,216個用戶I/O引腳,并能提供15n

11、s的腳至腳延時,16位計(jì)數(shù)的最高工作頻率為118MHz。AMD公司推出的MACH5系列產(chǎn)品,其單片密度最多達(dá)2萬門,引腳到引腳的延時為7.5ns,構(gòu)成計(jì)數(shù)器時最高工作頻率達(dá)125MHz。目前CPLD的集成度最多可達(dá)25萬個等效門,最高工作速度已達(dá)180MHz。可編程集成電路的線寬已廣泛采用0.35m工藝,各廠家正在積極開發(fā)0.18m和0.5m工藝的器件。 第第3 3講講 PLDPLD概述概述 FPGA的門延時已小于3ns。Xilinx公司生產(chǎn)的FPGA從最初的1200個可利用門發(fā)展到現(xiàn)在已達(dá)25萬個可利用門,規(guī)模已擴(kuò)大了200多倍。在系統(tǒng)可編程技術(shù)、邊界掃描技術(shù)的出現(xiàn)也使器件在編程技術(shù)和測試技

12、術(shù)及系統(tǒng)可重構(gòu)技術(shù)方面有了很快的發(fā)展。第第3 3講講 PLDPLD概述概述 目前世界各著名半導(dǎo)體器件公司,如Xilinx、Altera、Lattice和AMDAtmel等公司,均可提供不同類型的CPLD、FPGA產(chǎn)品,眾多公司的競爭促進(jìn)了可編程集成電路技術(shù)的提高,使其性能不斷完善,產(chǎn)品日益豐富?？梢灶A(yù)計(jì),可編程邏輯器件將在結(jié)構(gòu)、密度、功能、速度和性能等各方面得到進(jìn)一步發(fā)展,并在現(xiàn)代電子系統(tǒng)設(shè)計(jì)中得到更廣泛的應(yīng)用。第第3 3講講 PLDPLD概述概述 3.2 PLD分類分類 3.2.1 按集成密度分類按集成密度分類 可編程邏輯器件從集成密度上可分為低密度可編程邏輯器件(LDPLD)和高密度可編程

13、邏輯器件(HDPLD)兩類。LDPLD主要指早期發(fā)展起來的PLD,它包括PROM、PLA、PAL和GAL四種,其集成密度一般小于700門/片。這里的門是指PLD等效門。第第3 3講講 PLDPLD概述概述 HDPLD包括EPLD、CPLD和FPGA三種,其集成密度大于700門/片。隨著集成工藝的發(fā)展,HDPLD的集成密度不斷增加,性能不斷提高。如Altera公司的EPM9560,其密度為12000門/片,Lattice公司的pLSI/ispLSI3320為14000門/片,AMD公司的M5-512為20000門/片,Xilinx公司的XC4020為20000門/片,等等。目前集成度最高的HDP

14、LD可達(dá)25萬門/片。第第3 3講講 PLDPLD概述概述 3.2.2 按編程方式分類按編程方式分類 可編程邏輯器件的編程方式分為兩類:一類是一次性編程(One Time Programmable,簡稱OTP)器件;另一類是可多次編程器件。OTP器件只允許對器件編程一次,編程后不能修改,其優(yōu)點(diǎn)是集成度高、工作頻率和可靠性高、抗干擾性強(qiáng)?？啥啻尉幊唐骷膬?yōu)點(diǎn)是可多次修改設(shè)計(jì),特別適合于系統(tǒng)樣機(jī)的研制。第第3 3講講 PLDPLD概述概述 可編程邏輯器件的編程信息均存儲在可編程元件中。根據(jù)各種可編程元件的結(jié)構(gòu)及編程方式,可編程邏輯器件通常又可以分為四類: 采用一次性編程的熔絲(Fuse)或反熔絲(

15、Antifuse)元件的可編程器件。 采用紫外線擦除、電可編程元件,即采用EPROM、UVCMOS工藝結(jié)構(gòu)的可編程器件。 采用電擦除、電可編程元件。其中一種是E2PROM,即采用E2CMOS工藝結(jié)構(gòu)的可編程器件;另一種是采用快閃存儲單元(Flash Memory)結(jié)構(gòu)的可編程器件。第第3 3講講 PLDPLD概述概述 基于靜態(tài)存儲器SRAM結(jié)構(gòu)的編程器件。 以上四類器件中第類屬于一次性編程器件,第、類屬于可多次編程器件?；贓PROM、E2PROM和快閃(Flash)存儲器的可編程器件的優(yōu)點(diǎn)是系統(tǒng)斷電后,編程信息不丟失。其中基于E2PROM和快閃存儲器的編程器件可以編程100次以上,因而得到廣

16、泛應(yīng)用。在系統(tǒng)編程(ISP-In System Programmable)器件就是利用E2PROM或快閃存儲器來存儲編程信息的?；谥蛔x存儲器的可編程器件還設(shè)有保密位,可以防止非法復(fù)制。 第第3 3講講 PLDPLD概述概述 基于SRAM的可編程器件的缺點(diǎn)是,編程信息在系統(tǒng)斷電后會丟失,是易失性器件。多數(shù)FPGA是基于SRAM的可編程器件。它在每次上電工作時,需要從器件外部的EPROM、E2PROM或其它存儲體上將編程信息寫入器件的SRAM中。這類可編程器件的優(yōu)點(diǎn)是可進(jìn)行任意次數(shù)的編程,并在工作中可以快速編程,實(shí)現(xiàn)板級和系統(tǒng)級的動態(tài)配置,因而也稱為在線重配置(In Circuit Reconf

17、igruable,簡稱ICR)的可編程邏輯器件或可重配置硬件。 第第3 3講講 PLDPLD概述概述 下面介紹幾種可編程元件的編程原理。 1.熔絲和反熔絲元件的編程原理 最早的可編程邏輯器件采用熔絲編程方式。熔絲編程元件的原理圖如圖所示。其中，每個存儲元件由一只三極管和串在發(fā)射極的熔絲組成。三極管的be相當(dāng)于接在字線與位線之間的二極管。第第3 3講講 PLDPLD概述概述 熔絲元件原理圖 地址譯碼器W0W2 1熔絲元件存儲矩陣VCCA0An1n位線字線第第3 3講講 PLDPLD概述概述 編程時,如果需要某處存放信息“0”，則只要按地址提供一定的脈沖電流，將該處熔絲燒斷即可。而未熔斷熔絲的地方

18、即表示存放了信息“1”。 采用熔絲編程工藝的PLD有PROM、PAL、EPLD及FPGA的一部分產(chǎn)品。這種編程方式速度較高,但功耗大。它的主要缺點(diǎn)是熔絲燒斷后不能恢復(fù),因此只能一次性編程,不能重復(fù)編程和修改。一次性編程的PLD不適宜在系統(tǒng)的研制、開發(fā)和實(shí)驗(yàn)階段使用。另外,熔絲元件要留出較大的保護(hù)空間,因此占用芯片的面積也比較大。 第第3 3講講 PLDPLD概述概述 反熔絲元件克服了熔絲元件的缺點(diǎn),它通過擊穿介質(zhì)達(dá)到連通線路的目的。下圖為PLICE反熔絲元件結(jié)構(gòu)原理圖。PLICE反熔絲生長在N+擴(kuò)散層和多晶硅之間的介質(zhì)上,其生產(chǎn)工藝和CMOS、雙極型工藝兼容。PLICE介質(zhì)未編程時呈現(xiàn)高阻抗,

19、當(dāng)加上18V編程電壓后介質(zhì)被擊穿,其兩旁的導(dǎo)電材料連通,接通電阻小于1k。反熔絲在硅片上只占一個通孔的面積,在一個2000門的器件中,可以設(shè)置186000個反熔絲,因此反熔絲占用硅片面積小,對提高芯片的集成密度很有利。第第3 3講講 PLDPLD概述概述 反熔絲元件結(jié)構(gòu)原理圖 場氧化物擴(kuò)散層介質(zhì)多 晶硅1.2m第第3 3講講 PLDPLD概述概述 2.浮柵編程原理 紫外線擦除、電編程的EPROM,電擦除、電編程的E2PROM和快閃存儲單元都采用了浮柵編程技術(shù)。EPROM的存儲單元采用浮柵雪崩注入MOS管(FAMOS管)或疊柵注入MOS管(SIMOS管)。下圖是浮柵雪崩注入MOS管示意圖,它是一

20、個P溝道增強(qiáng)型MOS管,但柵極完全被SiO隔離,處于浮置狀態(tài),因此稱“浮置柵”。浮柵上原本不帶電,因此漏源之間沒有導(dǎo)電溝道,浮柵管完全呈截止?fàn)顟B(tài)。 第第3 3講講 PLDPLD概述概述 EPROM浮柵管(FAMOS管)的結(jié)構(gòu)與符號 DS浮置柵SiO2PPNDS第第3 3講講 PLDPLD概述概述 當(dāng)漏源之間加上很高的負(fù)電壓(通常為-45V左右)時,則可使漏極與襯底之間的PN結(jié)發(fā)生雪崩擊穿,耗盡區(qū)內(nèi)的電子在強(qiáng)電場作用下以高速從漏極的P+區(qū)向外射出,使部分電子穿過SiO2層到達(dá)浮柵,形成浮柵存儲電荷。漏源間負(fù)高壓去掉后，由于浮柵上的電荷沒有放電通路，所以能長期保存下來，并在漏源之間建立導(dǎo)電溝道,F

21、AMOS管導(dǎo)通,因而達(dá)到編程目的。擦除EPROM的方法是將器件放在紫外光處照射(1020分鐘),浮柵中的電子獲得足夠能量穿過SiO2層回到襯底中,FAMOS管又恢復(fù)到截止?fàn)顟B(tài),從而將編程信息全部擦去。 第第3 3講講 PLDPLD概述概述 采用EPROM編程的器件主要有EPLD和CPLD部分產(chǎn)品。UVEPROM編程器件克服了一次性編程器件的缺陷,但也有不足之處,主要是擦除要有專門的裝置,且擦除時間較長。電擦除、電可編程的EPROM編程器件也采用浮柵技術(shù)編程,它的編程元件稱為浮柵隧道氧化層MOS管(簡稱Flotox管),其結(jié)構(gòu)如圖所示。Flotox管有兩個柵極:控制柵G和浮柵G2,浮柵G2與漏極

22、間有一層極薄的氧化層(厚度為1015m),可以產(chǎn)生“隧道效應(yīng)”。編程時,源、漏極接地,控制柵G加20V脈沖電壓,襯底中電子通過隧道效應(yīng)注入到浮柵G2,脈沖電壓撤除后浮柵上電子可以長期保留; 第第3 3講講 PLDPLD概述概述 EPROM(Flotox管)結(jié)構(gòu) NN控制柵G1（多晶體）浮柵G2（多晶體）隧道區(qū)（SiO2極薄層）SiO2PD1S1第第3 3講講 PLDPLD概述概述 擦除時,將控制柵接地,源極浮起,在漏極上加20V高壓脈沖,浮柵G2上的電子通過隧道返回襯底?？梢?EPROM編程器件的編程和擦除都是通過在漏極和控制柵上加一定的幅度和極性的電脈沖實(shí)現(xiàn)的。由于擦除方便,速度快,因而很受

23、用戶歡迎。第第3 3講講 PLDPLD概述概述 采用E2PROM結(jié)構(gòu)即ECMOS工藝的可編程器件主要有GAL和一些在系統(tǒng)可編程邏輯器件。 快閃存儲器(Flash Memory)對E2PROM進(jìn)行了改進(jìn)，它可以在ms內(nèi)擦除全部或一段被存儲信息，而不像E2PROM那樣一次擦除一個字節(jié)?？扉W存儲器的單元結(jié)構(gòu)與EPROM中的疊柵注入MOS管(SIMOS管)相似，由于片內(nèi)所有疊柵MOS管的源極連在一起，所以擦除時是將全部存儲單元同時擦除。第第3 3講講 PLDPLD概述概述 3.SRAM配置存儲器 使用靜態(tài)存儲器SRAM存儲邏輯配置數(shù)據(jù)，稱配置存儲器。目前Xilinx公司生產(chǎn)的FPGA主要采用這種編程結(jié)

24、構(gòu)。SRAM基本單元如圖所示。它由兩個CMOS互耦反相器和一個MOS開關(guān)管V組成。 第第3 3講講 PLDPLD概述概述 圖1.5 Xilinx公司的SRAM結(jié)構(gòu) 數(shù)據(jù)讀或?qū)慥QQ第第3 3講講 PLDPLD概述概述 配置數(shù)據(jù)寫入時，MOS開關(guān)管導(dǎo)通，寫入配置數(shù)據(jù)(0或1)。在工作狀態(tài)下，MOS開關(guān)管處于截止?fàn)顟B(tài)，配置單元的數(shù)據(jù)從反相器的Q端讀出。無論存儲0或1，其輸出端處于低阻狀態(tài)，若使?fàn)顟B(tài)發(fā)生翻轉(zhuǎn)需要很大的電流，因此這種SRAM結(jié)構(gòu)具有很強(qiáng)的抗干擾性。 這種SRAM結(jié)構(gòu)與其它組成方法相比，具有高密度、高速度和高可靠性，同時這種存儲單元的特殊設(shè)計(jì)，還使它具有很高的穩(wěn)定性，即在最壞的供電條件下

25、，也能正常工作。 第第3 3講講 PLDPLD概述概述 3.2.3 按結(jié)構(gòu)特點(diǎn)分類 目前常用的可編程邏輯器件都是從與或陣列和門陣列發(fā)展起來的，所以可以從結(jié)構(gòu)上將其分為兩大類: 陣列型PLD。 現(xiàn)場可編程門陣列FPGA。 陣列型PLD的基本結(jié)構(gòu)由與陣列和或陣列組成。簡單PLD(PROM、PLA、PAL和GAL)、EPLD和CPLD都屬于陣列型PLD。第第3 3講講 PLDPLD概述概述 FPGA具有門陣列的結(jié)構(gòu)形式，它是由許多可編程邏輯單元(或稱邏輯功能塊)排成陣列組成的，這些邏輯單元的結(jié)構(gòu)和與或陣列的結(jié)構(gòu)不同，所以也將FPGA稱為單元型PLD。除了以上分類法以外，有些地方將可編程邏輯器件分為簡

26、單PLD、復(fù)雜PLD和FPGA三大類，也有人將可編程邏輯器件分為簡單PLD和復(fù)雜PLD(CPLD)兩類，而將FPGA劃入CPLD的范圍之內(nèi)?？傊?，可編程邏輯器件種類繁多，其分類標(biāo)準(zhǔn)不是很嚴(yán)格。但盡管如此，了解和掌握可編程邏輯器件的結(jié)構(gòu)特點(diǎn)，對于可編程邏輯器件的設(shè)計(jì)實(shí)現(xiàn)和開發(fā)應(yīng)用都十分重要，因此下面將簡要介紹陣列型PLD和FPGA的主要特點(diǎn)。第第3 3講講 PLDPLD概述概述 3.3 陣列型陣列型PLD 陣列型PLD包括PROM、PLA、PAL、GAL、EPLD和CPLD。由于EPLD和CPLD都是在PAL和GAL基礎(chǔ)上發(fā)展起來的，因此下面首先介紹簡單PLD的結(jié)構(gòu)特點(diǎn)，然后再介紹EPLD和CP

27、LD的結(jié)構(gòu)特點(diǎn)。第第3 3講講 PLDPLD概述概述 1.3.1 簡單PLD的基本結(jié)構(gòu) 1.PLD電路的表示方法 因?yàn)镻LD內(nèi)部電路的連接規(guī)模很大，用傳統(tǒng)的邏輯電路表示方法很難描述PLD的內(nèi)部結(jié)構(gòu)，所以對PLD進(jìn)行描述時采用了一種特殊的簡化方法。 PLD的輸入、輸出緩沖器都采用了互補(bǔ)輸出結(jié)構(gòu)，其表示法如圖所示。 第第3 3講講 PLDPLD概述概述 圖1.6 PLD緩沖器表示法 AAA第第3 3講講 PLDPLD概述概述 PLD的與門表示法如圖1.7(a)所示。圖中與門的輸入線通常畫成行(橫)線，與門的所有變量都稱為輸入項(xiàng)，并畫成與行線垂直的列線以表示與門的輸入。列線與行線相交的交叉處若有“”

28、，表示有一個耦合元件固定連接；若有“”，則表示是編程連接；若交叉處無標(biāo)記，則表示不連接(被擦除)。與門的輸出稱為乘積項(xiàng)P，圖 (a)中與門輸出P=ABD?；蜷T可以用類似的方法表示，也可以用傳統(tǒng)的方法表示，如圖 (b)所示。第第3 3講講 PLDPLD概述概述 PLD的與門表示法和或門表示法 AB C D輸入項(xiàng)P(乘積項(xiàng))ABDP(a)與門表示法P1P2P3P4F(或項(xiàng))P1P3P4F P1 P3P4(b)或門表示法第第3 3講講 PLDPLD概述概述 下圖是PLD中與門的簡略表示法，圖中與門P1的全部輸入項(xiàng)接通，因此 ,這種狀態(tài)稱為與門的缺省(Default)狀態(tài)。為簡便起見，對于這種全部輸入

29、項(xiàng)都接通的缺省狀態(tài)，可以用帶有“”的與門符號表示，如圖中的P2=P1=0均表示缺省狀態(tài)。P3中任何輸入項(xiàng)都不接通，即所有輸入都懸空，因此P3=1，也稱為懸浮“1”狀態(tài)。P1=A A B B=0第第3 3講講 PLDPLD概述概述 PLD與門的簡略表示法 ABP1P2P3第第3 3講講 PLDPLD概述概述 2. 簡單PLD的基本結(jié)構(gòu) 簡單PLD的基本結(jié)構(gòu)框圖如圖所示。圖中,“與陣列”和“或陣列”是電路的主體，主要用來實(shí)現(xiàn)組合邏輯函數(shù)。輸入電路由緩沖器組成，它使輸入信號具有足夠的驅(qū)動能力，并產(chǎn)生互補(bǔ)輸入信號。輸出電路可以提供不同的輸出方式，如直接輸出(組合方式)或通過寄存器輸出(時序方式)。此外

30、，輸出端口上往往帶有三態(tài)門，通過三態(tài)門控制數(shù)據(jù)直接輸出或反饋到輸入端。通常，PLD電路中只有部分電路可以編程或組態(tài)，PROM、PLA、PAL和GAL四種PLD電路主要是編程情況和輸出結(jié)構(gòu)不同，因而電路結(jié)構(gòu)也不相同，表1.1列出了四種PLD電路的結(jié)構(gòu)特點(diǎn)。第第3 3講講 PLDPLD概述概述 簡單PLD的基本結(jié)構(gòu) 輸入電路與陣列或陣列輸出電路輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸出輸入第第3 3講講 PLDPLD概述概述 四種PLD電路的結(jié)構(gòu)特點(diǎn) 第第3 3講講 PLDPLD概述概述 圖1、圖2和圖3分別畫出了PROM、PLA和PAL(GAL)的陣列結(jié)構(gòu)圖。從這些陣列結(jié)構(gòu)圖可以看出，可編程陣列邏輯PAL和通用陣列邏

31、輯GAL的基本門陣列結(jié)構(gòu)相同，均為與陣列可編程，或陣列固定連接，也就是說，每個或門的輸出是若干個乘積項(xiàng)之和，其中乘積項(xiàng)的數(shù)目是固定的。一般在PAL和GAL的產(chǎn)品中，最多的乘積項(xiàng)數(shù)可達(dá)8個。 第第3 3講講 PLDPLD概述概述 圖1 PROM陣列結(jié)構(gòu) 或門陣列(可編程)I2I1I0Q0Q1Q2與門陣列（固定）第第3 3講講 PLDPLD概述概述 圖2 FPLA陣列結(jié)構(gòu) 或門陣列(可編程)I2I1I0Q0Q1Q2與門陣列（可編程）第第3 3講講 PLDPLD概述概述 圖3 PAL和GAL陣列結(jié)構(gòu) I2I1I0Q0Q1Q2或門陣列（固定）與門陣列（可編程）第第3 3講講 PLDPLD概述概述 PA

32、L和GAL的輸出結(jié)構(gòu)卻不相同。PAL有幾種固定的輸出結(jié)構(gòu)，選定芯片型號后，其輸出結(jié)構(gòu)也就選定了。例如，產(chǎn)品PAL16L8屬于組合型PAL器件，其芯片中每一個輸出結(jié)構(gòu)如圖所示。圖中或門的輸出最多可以包含7個乘積項(xiàng)，最上面的與門所對應(yīng)的乘積項(xiàng)用來控制三態(tài)門的輸出。當(dāng)與門輸出為“0”時，三態(tài)門禁止，輸出呈高阻狀態(tài)，I/O引腳作為輸入使用；當(dāng)與門輸出為“1”時，三態(tài)門被選通，I/O引腳作為輸出使用。兩種情況下信號都可以通過右面的互補(bǔ)輸出緩沖器反饋至與陣列的輸入端。 第第3 3講講 PLDPLD概述概述 異步I/O輸出結(jié)構(gòu) 輸入行I/OI第第3 3講講 PLDPLD概述概述 圖中只畫出了其中一個輸出，P

33、AL16L8有8個輸出，由于8個輸出的時間有可能不一致，因此稱為“異步I/O輸出結(jié)構(gòu)”。又如，產(chǎn)品PAL16R8屬于寄存器型(R代表Register)PAL器件，其芯片中每個輸出結(jié)構(gòu)如下圖所示，它稱為“寄存器輸出結(jié)構(gòu)”。當(dāng)系統(tǒng)時鐘(CLOCK)的上升沿來到后，或門的輸出被存入D觸發(fā)器，然后通過選通三態(tài)緩沖器再將它送至輸出端，該輸出 是低電平有效，而且 還可以反饋至與門陣列，這樣能記憶原來的狀態(tài)，從而實(shí)現(xiàn)時序邏輯功能。 QQ第第3 3講講 PLDPLD概述概述 寄存器輸出結(jié)構(gòu) 輸入行IDCKOEQ第第3 3講講 PLDPLD概述概述 PAL器件除了前述兩種輸出結(jié)構(gòu)外，還有專用組合輸出、異或輸出和

34、算術(shù)選通反饋結(jié)構(gòu)。PAL產(chǎn)品有20多種不同的型號可供用戶選用。 GAL和PAL最大的差別在于GAL有一種靈活的、可編程的輸出結(jié)構(gòu)，它只有兩種基本型號，并可以代替數(shù)十種PAL器件，因而稱為通用可編程邏輯器件。GAL的可編程輸出結(jié)構(gòu)稱為輸出邏輯宏單元OLMC(Output Logic Macro Cell)。下圖是GAL22V10的OLMC內(nèi)部邏輯圖，從圖中看出，OLMC中除了包含或門陣列和D觸發(fā)器之外，還多了兩個數(shù)選器(MUX)，其 中4選1MUX用來選擇輸出方式和輸出極性，2選1MUX用來選擇反饋信號，而這些數(shù)選器的狀態(tài)取決于兩位可編程特征碼S1S0的控制。 第第3 3講講 PLDPLD概述概

35、述 GAL22V10的OLMC DCLKARSR32104選1MUX2選1MUX01S1S1S2第第3 3講講 PLDPLD概述概述 編程時，開發(fā)軟件將根據(jù)設(shè)計(jì)者的要求將S1S0編為00#,01#,10#,11中的一個，并通過編程器將此信息燒錄到芯片中，OLMC便可以分別被組態(tài)為四種輸出方式中的一種(見下圖)。這四種輸出方式分別是：S1S0=00時，低電平有效寄存器輸出；S1S0=01時，高電平有效寄存器輸出；S1S0=10時，低電平有效組合I/O輸出；S1S0=11時，高電平有效組合I/O輸出。GAL器件還有GAL16V8和GAL20V8兩種基本型號，其OLMC與GAL22V10的OLMC相

36、似。 第第3 3講講 PLDPLD概述概述 GAL22V10的四種輸出組態(tài) DCLKARSR(b)S10,S01,高電平有效DCLKARSR(a)S10,S00,低電平有效(c)S11,S00,低電平有效(d)S11,S01,高電平有效第第3 3講講 PLDPLD概述概述 PAL和GAL器件與SSI、MSI標(biāo)準(zhǔn)產(chǎn)品相比，有許多突出的優(yōu)點(diǎn)：提高了功能密度,節(jié)省了空間，通常一片PAL或GAL可以代替412片SSI或24片MSI；使用方便，設(shè)計(jì)靈活；具有上電復(fù)位功能和加密功能，可以防止非法復(fù)制等。因而,這兩種產(chǎn)品在早期得到了廣泛應(yīng)用。但PAL器件有許多缺陷，主要是PAL采用的是PROM編程工藝，只能

37、一次性編程，而且由于輸出方式是固定的，不能重新組態(tài)，因而編程靈活性較差。GAL器件的每個宏單元(OLMC)均可根據(jù)需要任意組態(tài)，所以它的通用性好，比PAL使用更加靈活，而且GAL器件采用了E2CMOS工藝結(jié)構(gòu)，可以重復(fù)編程，通?？梢圆翆懓俅我陨?，甚至上千次，由于這些突出的優(yōu)點(diǎn)，因而GAL比PAL應(yīng)用更為廣泛。第第3 3講講 PLDPLD概述概述 1.3.2 EPLD和CPLD的基本結(jié)構(gòu) EPLD和CPLD是從PAL、GAL發(fā)展起來的陣列型高密度PLD器件，它們大多采用了CMOSEPROM、E2PROM和快閃存儲器等編程技術(shù)，因而具有高密度、高速度和低功耗等特點(diǎn)。目前主要的半導(dǎo)體器件公司，如Xi

38、linx,Altera,Lattice和AMD公司等，在各自生產(chǎn)的高密度PLD產(chǎn)品中，都有自己的特點(diǎn)，但總體結(jié)構(gòu)大致是相同的。大多數(shù)EPLD#,CPLD器件中至少包含了三種結(jié)構(gòu)：可編程邏輯宏單元；可編程I/O單元；可編程內(nèi)部連線。第第3 3講講 PLDPLD概述概述 1.可編程邏輯宏單元 邏輯宏單元內(nèi)部主要包括與或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨(dú)立地配置為時序或組合工作方式。EPLD器件與GAL器件相似，其邏輯宏單元同I/O做在一起，稱為輸出邏輯宏單元，但其宏單元及與陣列數(shù)目比GAL大得多。CPLD器件的宏單元在內(nèi)部，稱為內(nèi)部邏輯宏單元。EPLD#,CPLD除了密度高之外，許多優(yōu)點(diǎn)都

39、反映在邏輯宏單元上：第第3 3講講 PLDPLD概述概述 多觸發(fā)器結(jié)構(gòu)和“隱埋”觸發(fā)器結(jié)構(gòu)。 GAL器件每個輸出宏單元只有一個觸發(fā)器，而EPLD和CPLD的宏單元內(nèi)通常含兩個或兩個以上的觸發(fā)器，其中只有一個觸發(fā)器與輸出端相連，其余觸發(fā)器的輸出不與輸出端相連，但可以通過相應(yīng)的緩沖電路反饋到與陣列，從而與其它觸發(fā)器一起構(gòu)成較復(fù)雜的時序電路。這些不與輸出端相連的觸發(fā)器就稱為“隱埋”觸發(fā)器。這種結(jié)構(gòu)對于引腳數(shù)有限的EPLD和CPLD器件來說，可以增加觸發(fā)器數(shù)目，即增加其內(nèi)部資源。第第3 3講講 PLDPLD概述概述 乘積項(xiàng)共享結(jié)構(gòu)。 在PAL和GAL的與或陣列中，每個或門的輸入乘積項(xiàng)最多為7個或8個，

40、當(dāng)要實(shí)現(xiàn)多于8個乘積項(xiàng)的“與或”邏輯函數(shù)時，必須將“與或”函數(shù)表達(dá)式進(jìn)行邏輯變換。在EPLD和CPLD的宏單元中，如果輸出表達(dá)式的與項(xiàng)較多，對應(yīng)的或門輸入端不夠用時，可以借助可編程開關(guān)將同一單元(或其它單元)中的其它或門與之聯(lián)合起來使用，或者在每個宏單元中提供未使用的乘積項(xiàng)供其它宏單元使用和共享。第第3 3講講 PLDPLD概述概述 下圖是EPM7128E乘積項(xiàng)擴(kuò)展和并聯(lián)擴(kuò)展項(xiàng)的結(jié)構(gòu)圖。從圖中看出，每個共享擴(kuò)展項(xiàng)可以被任何宏單元使用和共享，并聯(lián)擴(kuò)展項(xiàng)可以從鄰近的宏單元中借用，宏單元中不用的乘積項(xiàng)都可以分配給鄰近的宏單元。因此，乘積項(xiàng)共享結(jié)構(gòu)提高了資源利用率，可以實(shí)現(xiàn)快速復(fù)雜的邏輯函數(shù)。第第3

41、3講講 PLDPLD概述概述 EPM7128E乘積項(xiàng)擴(kuò)展和并聯(lián)擴(kuò)展項(xiàng)結(jié)構(gòu) 乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣到下一個宏單元ClockClear共享乘積項(xiàng)并聯(lián)擴(kuò)展ClockClearPreset來自上一個宏單元宏單元乘積項(xiàng)邏輯宏單元乘積項(xiàng)邏輯第第3 3講講 PLDPLD概述概述 異步時鐘和時鐘選擇。 一般GAL器件只能實(shí)現(xiàn)同步時序電路，在EPLD和CPLD器件中各觸發(fā)器的時鐘可以異步工作，有些器件中觸發(fā)器的時鐘還可以通過數(shù)據(jù)選擇器或時鐘網(wǎng)絡(luò)進(jìn)行選擇。此外，邏輯宏單元內(nèi)觸發(fā)器的異步清零和異步置位也可以用乘積項(xiàng)進(jìn)行控制，因而使用更加靈活。第第3 3講講 PLDPLD概述概述 2.可編程I/O單元 輸入/輸

42、出單元，簡稱I/O單元(或IOC)，它是內(nèi)部信號到I/O引腳的接口部分。由于陣列型HDPLD通常只有少數(shù)幾個專用輸入端，大部分端口均為I/O端，而且系統(tǒng)的輸入信號常常需要鎖存。因此I/O常作為一個獨(dú)立單元來處理。下圖(a)是LatticeispLSI1016的IOC結(jié)構(gòu)圖，它由三態(tài)輸出緩沖器、輸入緩沖器、輸入寄存器/鎖存器和幾個可編程的數(shù)據(jù)選擇器組成。觸發(fā)器有兩種工作方式：當(dāng)R/L為高電平時，它被設(shè)置成邊沿觸發(fā)器；而當(dāng)R/L為低電平時，它被設(shè)置成鎖存器。 第第3 3講講 PLDPLD概述概述 ispLSI1016的IOC電路結(jié)構(gòu) (a)IOC結(jié)構(gòu)；(b)IOC組態(tài) MUX1MUX3MUX2MU

43、X4PinMUX6MUX5D QR/L自全局復(fù)位IOCKL1IOCKL0至全局布線區(qū)自輸出布線區(qū)旁路通道自輸出布線區(qū)來自GLB的OE MUXVCCVCC有源上位I/O注：代表E2CMOS單元(a)第第3 3講講 PLDPLD概述概述 MUX1用于控制三態(tài)輸出緩沖器的工作狀態(tài)，MUX2用于選擇輸出信號的傳送通道，MUX3用來選擇輸出極性。MUX4用于輸入方式的選擇：在異步輸入方式下，輸入信號直接經(jīng)輸入緩沖器送到全局布線區(qū)的輸入端；在同步輸入方式下，輸入信號加到觸發(fā)器的輸入端，必須等時鐘信號IOCLK到達(dá)后才能被存入觸發(fā)器，并經(jīng)過輸入緩沖器加到全局布線區(qū)。MUX5和MUX6用于時鐘信號的來源和極性

44、的選擇。根據(jù)這些數(shù)據(jù)選擇器編程狀態(tài)的組合，得到各種可能的IOC組態(tài)如圖 (b)所示。第第3 3講講 PLDPLD概述概述 Pin引腳輸入緩沖器Pin引腳輸出緩沖器Pin引腳IOCLKD QLEPin引腳反向輸出緩沖器Pin引腳IOCLKD QPin引腳三態(tài)輸出緩沖器(輸入單元)(輸出單元)Pin雙向I/O引腳引腳帶寄存器輸入的雙向I/O引腳引腳D QIOCLK(雙向單元)(b)寄存器輸入鎖存輸入PinispLSI1016的IOC電路結(jié)構(gòu) (a)IOC結(jié)構(gòu)；(b)IOC組態(tài) 第第3 3講講 PLDPLD概述概述 3.可編程連線陣列 可編程連線陣列的作用是在各邏輯宏單元之間以及邏輯宏單元和I/O單

45、元之間提供互連網(wǎng)絡(luò)。各邏輯宏單元通過可編程連線陣列接收來自專用輸入或輸入端的信號，并將宏單元的信號反饋到其需要到達(dá)的目的地。這種互連機(jī)制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計(jì)。第第3 3講講 PLDPLD概述概述 3.4 FPGA 現(xiàn)場可編程門陣列(FPGA) 是20世紀(jì)80年代中期出現(xiàn)的高密度可編程邏輯器件。與前面所介紹的陣列型可編程邏輯器件不同，F(xiàn)PGA的結(jié)構(gòu)類似于掩膜可編程門陣列(MPGA),它由許多獨(dú)立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接起來實(shí)現(xiàn)不同的設(shè)計(jì)。FPGA兼容了MPGA和陣列型PLD兩者的優(yōu)點(diǎn)，因而具有更高的集成度、更強(qiáng)的邏輯實(shí)現(xiàn)能力和更

46、好的設(shè)計(jì)靈活性。第第3 3講講 PLDPLD概述概述 3.4.1 FPGA的分類的分類 不同廠家、不同型號的FPGA其結(jié)構(gòu)有各自的特色，但就其基本結(jié)構(gòu)來分析，大致有以下幾種分類方法： 1.按邏輯功能塊的大小分類 可編程邏輯塊是FPGA的基本邏輯構(gòu)造單元。按照邏輯功能塊的大小不同，可將FPGA分為細(xì)粒度結(jié)構(gòu)和粗粒度結(jié)構(gòu)兩類。細(xì)粒度FPGA的邏輯功能塊一般較小，僅由很小的幾個晶體管組成，非常類似于半定制門陣列的基本單元，其優(yōu)點(diǎn)是功能塊的資源可以被完全利用，缺點(diǎn)是完成復(fù)雜的邏輯功能需要大量的連線和開關(guān)，因而速度慢；第第3 3講講 PLDPLD概述概述 粗粒度FPGA的邏輯塊規(guī)模大，功能強(qiáng)，完成復(fù)雜邏

47、輯只需較少的功能塊和內(nèi)部連線，因而能獲得較好的性能，缺點(diǎn)是功能塊的資源有時不能充分被利用。 近年來隨著工藝的不斷改進(jìn)，F(xiàn)PGA的集成度不斷提高，同時硬件描述語言(HDL)的設(shè)計(jì)方法得到廣泛應(yīng)用,由于大多數(shù)邏輯綜合工具是針對門陣列的結(jié)構(gòu)開發(fā)的，細(xì)粒度的FPGA較粗粒度的FPGA可以得到更好的邏輯綜合結(jié)果。因此許多廠家開發(fā)出了一些具有更高集成度的細(xì)粒度FPGA，如Xilinx公司采用MicroVia技術(shù)的一次編程反熔絲結(jié)構(gòu)的XC8100系列，GateField公司采用閃速EPROM控制開關(guān)元件的可再編程GF100K系列等，它們的邏輯功能塊規(guī)模相對都較小。第第3 3講講 PLDPLD概述概述 2.按

48、互連結(jié)構(gòu)分類 根據(jù)FPGA內(nèi)部的連線結(jié)構(gòu)不同，可將其分為分段互連型和連續(xù)互連型兩類。分段互連型FPGA中有不同長度的多種金屬線，各金屬線段之間通過開關(guān)矩陣或反熔絲編程連接。 這種連線結(jié)構(gòu)走線靈活，有多種可行方案，但走線延時與布局布線的具體處理過程有關(guān)，在設(shè)計(jì)完成前無法預(yù)測，設(shè)計(jì)修改將引起延時性能發(fā)生變化。連續(xù)互連型FPGA是利用相同長度的金屬線，通常是貫穿于整個芯片的長線來實(shí)現(xiàn)邏輯功能塊之間的互連，連接與距離遠(yuǎn)近無關(guān)。在這種連線結(jié)構(gòu)中，不同位置邏輯單元的連接線是確定的，因而布線延時是固定和可預(yù)測的。第第3 3講講 PLDPLD概述概述 3.按編程特性分類 根據(jù)采用的開關(guān)元件的不同，F(xiàn)PGA可分

49、為一次編程型和可重復(fù)編程型兩類。一次編程型FPGA采用反熔絲開關(guān)元件，其工藝技術(shù)決定了這種器件具有體積小、集成度高、互連線特性阻抗低、寄生電容小及可獲得較高的速度等優(yōu)點(diǎn)；此外它還有加密位、反拷貝、抗輻射抗干擾、不需外接PROM或EPROM等特點(diǎn)。但它只能一次編程，一旦將設(shè)計(jì)數(shù)據(jù)寫入芯片后，就不能再修改設(shè)計(jì)，因此比較適合于定型產(chǎn)品及大批量應(yīng)用。可重復(fù)編程型FPGA采用SRAM開關(guān)元件或快閃EPROM控制的開關(guān)元件。FPGA芯片中，每個邏輯塊的功能以及它們之間的互連模式由存儲在芯片中的SRAM或快閃EPROM中的數(shù)據(jù)決定。 第第3 3講講 PLDPLD概述概述 SRAM型開關(guān)的FPGA是易失性的，

50、每次重新加電，F(xiàn)PGA都要重新裝入配置數(shù)據(jù)。SRAM型FPGA的突出優(yōu)點(diǎn)是可反復(fù)編程，系統(tǒng)上電時，給FPGA加載不同的配置數(shù)據(jù)，即可令其完成不同的硬件功能。這種配置的改變甚至可以在系統(tǒng)的運(yùn)行中進(jìn)行，實(shí)現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu)。采用快閃EPROM控制開關(guān)的FPGA具有非易失性和可重復(fù)編程的雙重優(yōu)點(diǎn)，但在再編程的靈活性上較SRAM型FPGA差一些，不能實(shí)現(xiàn)動態(tài)重構(gòu)。此外，其靜態(tài)功耗較反熔絲型及SRAM型的FPGA高。第第3 3講講 PLDPLD概述概述 3.4. FPGA的基本結(jié)構(gòu)的基本結(jié)構(gòu) FPGA具有掩模可編程門陣列的通用結(jié)構(gòu),它由邏輯功能塊排成陣列組成，并由可編程的互連資源連接這些邏輯功能塊來實(shí)

51、現(xiàn)不同的設(shè)計(jì)。下面以Xilinx的FPGA為例，分析其結(jié)構(gòu)特點(diǎn)。 FPGA一般由三種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。這三種可編程電路是：可編程邏輯塊(CLBConfigurable Logic Block)#,輸入/輸出模塊(IOBI/O Block)和互連資源(IRInterconnect Resource)。FPGA的基本結(jié)構(gòu)如圖所示，可編程邏輯塊(CLB)是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則地排列成一個陣列，散布于整個芯片； 第第3 3講講 PLDPLD概述概述 FPGA的基本結(jié)構(gòu) CLB可編程開關(guān)矩陣可編程輸入/輸出模塊互連資源可編程邏輯模塊CLBCLBCL

52、BCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB第第3 3講講 PLDPLD概述概述 可編程輸入/輸出模塊(IOB)主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源(IR)包括各種長度的連線線段和一些可編程連接開關(guān)，它們將各個CLB之間或CLB、IOB之間以及IOB之間連接起來，構(gòu)成特定功能的電路。 FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。工作時，這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或熔絲圖上?；赟RAM的FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)，配置數(shù)據(jù)可以存儲在片外的EPROM或其它存儲體上。用戶可以控制加載過程，在現(xiàn)場修改器件

53、的邏輯功能，即所謂現(xiàn)場編程。第第3 3講講 PLDPLD概述概述 1.可編程邏輯塊(CLB) CLB是FPGA的主要組成部分。圖是XC4000系列的CLB基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 CLB中三個邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G,F和H。G有四個輸入變量G4,G3,G2和G1；F也有四個輸入變量F4,F3,F2和F1。這兩個邏輯函數(shù)發(fā)生器是完全獨(dú)立的，均可實(shí)現(xiàn)4輸入變量的任意組合邏輯函數(shù)。邏輯函數(shù)發(fā)生器H有三個輸入信號：第第3 3講講 PLDPLD概述概述 XC4000系列CLB基本結(jié)構(gòu) G1G4邏輯函數(shù)G4G3G2G1GF1 F4邏輯函數(shù)

54、F4F3F2F1FF,G,H1邏輯函數(shù)HQDINFGHGHDINFGHC11DECRDSDYQR/S 控制QXQR/S 控制YC11DECRDSDFHX11時鐘CPC1C2C3C4信號變換電路(a)H1DINS/RECGHF第第3 3講講 PLDPLD概述概述 前兩個函數(shù)發(fā)生器的輸出G和F，而另一個輸入信號是來自信號變換電路的輸出H1。這個函數(shù)發(fā)生器能實(shí)現(xiàn)3輸入變量的各種組合函數(shù)。這三個函數(shù)發(fā)生器結(jié)合起來，可實(shí)現(xiàn)多達(dá)9變量的組合邏輯函數(shù)，如圖所示。第第3 3講講 PLDPLD概述概述 F /GF/G4變量輸入輸出5變量輸入F /GF/GH輸出FG9變量輸入H輸出 (b)HHFGXC4000系列

55、CLB基本結(jié)構(gòu) 第第3 3講講 PLDPLD概述概述 通過對CLB內(nèi)部的數(shù)據(jù)選擇器編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB內(nèi)部觸發(fā)器，或者直接連到CLB的輸出端X或Y。 CLB中有兩個邊沿觸發(fā)的D觸發(fā)器，它們有公共的時鐘和時鐘使能輸入端。R/S控制電路可以分別對兩個觸發(fā)器異步置位和復(fù)位。每個D觸發(fā)器可以配置成上升沿觸發(fā)或下降沿觸發(fā)。 D觸發(fā)器的輸入可以從F、G和H或者信號變換電路送來的DIN這四個信號中選擇一個。觸發(fā)器從XQ和YQ端輸出。第第3 3講講 PLDPLD概述概述 CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。F和G的輸入等效于ROM的地址碼，通過

56、查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。另一方面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀/寫存儲器使用，它由信號變換電路控制。當(dāng)信號變換電路設(shè)置存儲功能無效時，F(xiàn)和G作為組合邏輯函數(shù)發(fā)生器使用，四個控制信號C1C4分別將圖中的H1,DIN,S/R(異步置位/復(fù)位)和EC(使能)信號接入CLB中，作為函數(shù)發(fā)生器的輸入可控制信號； 第第3 3講講 PLDPLD概述概述 當(dāng)信號變換電路設(shè)置存儲器功能有效時，F(xiàn)和G作為器件內(nèi)部存儲器使用，四個控制信號C1C4分別將WE、D1/A4、D0和EC(不用)信號接入到CLB中，作為存儲器的寫使能、數(shù)據(jù)信號或地址信號。此時，F(xiàn)1F4

57、和G1G4輸入相當(dāng)于地址輸入信號A0A3，以選擇存儲器中的特定存儲單元。第第3 3講講 PLDPLD概述概述 2.輸入/輸出模塊(IOB) IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，其結(jié)構(gòu)如下圖所示。每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。第第3 3講講 PLDPLD概述概述 XC4000系列的IOB結(jié)構(gòu) 擺率控制上拉/下拉電阻VCCOE輸出C11D觸發(fā)器Q輸出時鐘輸出緩沖器I1I2Q延時輸入緩沖器輸入時鐘C11D觸發(fā)鎖存器I/O連至CLB第第3 3講講 PLDPLD概述概述 當(dāng)IOB控制的引腳被定

58、義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。緩沖器的輸出分成兩路：一路可以直接送到MUX；另一路經(jīng)延時幾納秒(或者不延時)送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來自輸入緩沖器，還是來自觸發(fā)器。D觸發(fā)器可通過編程來確定是邊沿觸發(fā)還是電平觸發(fā)，且配有獨(dú)立的時鐘。與前述CLB中的觸發(fā)器一樣，也可任選上升沿或者下降沿作為有效作用沿。第第3 3講講 PLDPLD概述概述 當(dāng)IOB控制的引腳被定義為輸出時，CLB陣列的輸出信號OUT(或 )也可以有兩條傳輸途徑：一條是直接經(jīng)MUX送至輸出緩沖器；另一條是先存入輸出通路D觸發(fā)器，再送

59、至輸出緩沖器。輸出通路D觸發(fā)器也有獨(dú)立的時鐘，且可任選觸發(fā)邊沿。輸出緩沖器既受CLB陣列送來的OE(或 )信號控制，使輸出引腳有高阻狀態(tài)，還受轉(zhuǎn)換速率(擺率)控制電路的控制，使它可高速或低速運(yùn)行，后者有抑制噪聲的作用。 IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻或下拉電阻接通VCC、地線或者不接通，用以改善輸出波形和負(fù)載能力。OUTOE第第3 3講講 PLDPLD概述概述 3.可編程互連資源(IR) 可編程互連資源(IR)可以將FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。IR主要由許多金屬線段構(gòu)成，這些金

60、屬線段帶有可編程開關(guān)，通過自動布線實(shí)現(xiàn)各種電路的連接。 第第3 3講講 PLDPLD概述概述 XC4000系列采用分段互連資源結(jié)構(gòu)，片內(nèi)連線按相對長度分單長度線、雙長度線和長線三種。單長度線連接結(jié)構(gòu)如圖 (a)所示。這些連線是貫穿于CLB之間的八條垂直和水平金屬線段，在這些金屬線段的交叉點(diǎn)處是可編程開關(guān)矩陣。CLB的輸入和輸出分別接至相鄰的單長度線，進(jìn)而可與開關(guān)矩陣相連。通過編程，可控制開關(guān)矩陣將某個CLB與其它CLB或IOB連在一起。第第3 3講講 PLDPLD概述概述 單長度線、雙長度線和長線連接結(jié)構(gòu) 開關(guān)矩陣(b)(a)開關(guān)矩陣開關(guān)矩陣開關(guān)矩陣開關(guān)矩陣CLBCLBCLBCLBF4C4G4