二章硬件描述語(yǔ)言VHDL-ppt課件

1、第二章第二章 硬件描畫(huà)言語(yǔ)硬件描畫(huà)言語(yǔ)VHDL學(xué)習(xí)要點(diǎn)學(xué)習(xí)要點(diǎn)VHDL的主要構(gòu)件的主要構(gòu)件數(shù)據(jù)類型和運(yùn)算數(shù)據(jù)類型和運(yùn)算行為和構(gòu)造描畫(huà)行為和構(gòu)造描畫(huà)2.1概述概述 VHDL是一種規(guī)范化的硬件描畫(huà)言語(yǔ)，它支持系統(tǒng)級(jí)、存是一種規(guī)范化的硬件描畫(huà)言語(yǔ)，它支持系統(tǒng)級(jí)、存放器級(jí)和門(mén)級(jí)三個(gè)不同層次的設(shè)計(jì)。在數(shù)字系統(tǒng)從頂究竟放器級(jí)和門(mén)級(jí)三個(gè)不同層次的設(shè)計(jì)。在數(shù)字系統(tǒng)從頂究竟設(shè)計(jì)過(guò)程中，都可利用者同一硬件描畫(huà)言語(yǔ)進(jìn)展設(shè)計(jì)、模設(shè)計(jì)過(guò)程中，都可利用者同一硬件描畫(huà)言語(yǔ)進(jìn)展設(shè)計(jì)、模擬和存檔。擬和存檔。 組合電路傳統(tǒng)的設(shè)計(jì)方法的有邏輯命題、列真值表、組合電路傳統(tǒng)的設(shè)計(jì)方法的有邏輯命題、列真值表、化簡(jiǎn)邏輯函數(shù)到畫(huà)邏輯電路圖。

2、假設(shè)設(shè)計(jì)的數(shù)字系統(tǒng)比化簡(jiǎn)邏輯函數(shù)到畫(huà)邏輯電路圖。假設(shè)設(shè)計(jì)的數(shù)字系統(tǒng)比較復(fù)雜，以上每一步都時(shí)候繁瑣的任務(wù)，設(shè)計(jì)者對(duì)所作較復(fù)雜，以上每一步都時(shí)候繁瑣的任務(wù)，設(shè)計(jì)者對(duì)所作設(shè)計(jì)能否正確不易了解，與其它人員相互交流也不方便。設(shè)計(jì)能否正確不易了解，與其它人員相互交流也不方便。為了便于利用計(jì)算機(jī)進(jìn)展數(shù)字系統(tǒng)輔助設(shè)計(jì)，便于交流為了便于利用計(jì)算機(jī)進(jìn)展數(shù)字系統(tǒng)輔助設(shè)計(jì)，便于交流和存檔，已開(kāi)發(fā)出了各種硬件描畫(huà)言語(yǔ)。和存檔，已開(kāi)發(fā)出了各種硬件描畫(huà)言語(yǔ)。VHDL的主要優(yōu)點(diǎn)是：的主要優(yōu)點(diǎn)是：1覆蓋面廣，描畫(huà)才干強(qiáng)，是一個(gè)多層次的硬件描畫(huà)言語(yǔ)；覆蓋面廣，描畫(huà)才干強(qiáng)，是一個(gè)多層次的硬件描畫(huà)言語(yǔ)；2可讀性好，既能構(gòu)被計(jì)算機(jī)接受

3、，也容易被人了解；可讀性好，既能構(gòu)被計(jì)算機(jī)接受，也容易被人了解；3生命期長(zhǎng)，它的硬件描畫(huà)與工藝技術(shù)無(wú)關(guān)，不會(huì)因工藝生命期長(zhǎng)，它的硬件描畫(huà)與工藝技術(shù)無(wú)關(guān)，不會(huì)因工藝變化而過(guò)時(shí)；變化而過(guò)時(shí)；4支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)在利用，有利于有多支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)在利用，有利于有多人或多工程組共同完成一個(gè)大規(guī)模設(shè)計(jì)；人或多工程組共同完成一個(gè)大規(guī)模設(shè)計(jì)；5已成為已成為IEEE成認(rèn)的一個(gè)工業(yè)規(guī)范，成為一種通用的硬成認(rèn)的一個(gè)工業(yè)規(guī)范，成為一種通用的硬件描畫(huà)言語(yǔ)。件描畫(huà)言語(yǔ)。2.2VHDL的主要構(gòu)件的主要構(gòu)件1.實(shí)體實(shí)體實(shí)體實(shí)體Entity闡明闡明:描畫(huà)設(shè)計(jì)實(shí)體的外部接口信號(hào)。描畫(huà)設(shè)計(jì)實(shí)體的外部接口

4、信號(hào)。實(shí)體的普通格式：實(shí)體的普通格式：ENTITY 實(shí)體名實(shí)體名 ISPORT(端口表端口表)；實(shí)體闡明部分實(shí)體闡明部分;BIGIN實(shí)體語(yǔ)句部分；實(shí)體語(yǔ)句部分；ENDENTITY實(shí)體名；實(shí)體名；例例2.1 或門(mén)的實(shí)體或門(mén)的實(shí)體ENTITY orgate IS PROT(a,b:IN BIT; z:OUT BIT); ENT orgate 實(shí)體部分的大寫(xiě)單詞實(shí)體部分的大寫(xiě)單詞ENTITY、IS、OUT和和END為關(guān)鍵字。為關(guān)鍵字。VHDL本身不區(qū)分大小寫(xiě)，但為了程序清楚起見(jiàn)，本章都用大寫(xiě)表示。本身不區(qū)分大小寫(xiě)，但為了程序清楚起見(jiàn)，本章都用大寫(xiě)表示。 端口信息描畫(huà)了信號(hào)的流向、最常用的是輸入和輸出

5、類型。端口信息描畫(huà)了信號(hào)的流向、最常用的是輸入和輸出類型。BIT表表示信號(hào)的數(shù)據(jù)類型為位，除此之外，他們還可以是整數(shù)、實(shí)數(shù)、無(wú)符號(hào)示信號(hào)的數(shù)據(jù)類型為位，除此之外，他們還可以是整數(shù)、實(shí)數(shù)、無(wú)符號(hào)數(shù)、物理以及數(shù)據(jù)類型組成的記錄和數(shù)組集合等。數(shù)、物理以及數(shù)據(jù)類型組成的記錄和數(shù)組集合等。2.構(gòu)造體構(gòu)造體 電路描畫(huà)部分稱之為構(gòu)造體，它用于 描畫(huà)設(shè)計(jì)單元內(nèi)部的行為、元件及銜接關(guān)系。構(gòu)造體定義出實(shí)體的功能，一個(gè)實(shí)體可以對(duì)應(yīng)多個(gè)構(gòu)造體，每個(gè)構(gòu)造體代表該硬件的某一方面特性，例如行為特性或構(gòu)造特性。每一特性的描畫(huà)，又由于其層次、實(shí)現(xiàn)方法不同構(gòu)成多個(gè)構(gòu)造體。構(gòu)造體的普通格式為： ARCHITECTURE 構(gòu)造體名O

6、F實(shí)體名 IS 定義語(yǔ)句;(內(nèi)部信號(hào)，常數(shù)，數(shù)據(jù)類型，函數(shù)定義等) BEGIN 并行處置語(yǔ)句； END 構(gòu)造體名；例例2.2 或門(mén)的構(gòu)造體或門(mén)的構(gòu)造體ARTHITECTURE behave OF orgate ISBEGIN or_fune:PROCESS(a,b) BEGIN IF(a=1or b=1)THEN Z=1； ELSE Z=0； END IF l; END PROCESS or_fune;END behave; VHDL主要采取一下兩種描畫(huà)方式：主要采取一下兩種描畫(huà)方式：1行為描畫(huà)：描畫(huà)該設(shè)計(jì)單元的功能。行為描畫(huà)：描畫(huà)該設(shè)計(jì)單元的功能。主要運(yùn)用函數(shù)、過(guò)程和進(jìn)程語(yǔ)句，以算主要運(yùn)用函

7、數(shù)、過(guò)程和進(jìn)程語(yǔ)句，以算法方式描畫(huà)數(shù)據(jù)的交換和傳送。法方式描畫(huà)數(shù)據(jù)的交換和傳送。2構(gòu)造描畫(huà)：描畫(huà)該單元的硬件構(gòu)造構(gòu)造描畫(huà)：描畫(huà)該單元的硬件構(gòu)造,即該電路是如何構(gòu)成的。主要運(yùn)用配置即該電路是如何構(gòu)成的。主要運(yùn)用配置指定語(yǔ)句及元件理化語(yǔ)句描畫(huà)元件的類指定語(yǔ)句及元件理化語(yǔ)句描畫(huà)元件的類型及互連關(guān)系。型及互連關(guān)系。3.程序包程序包 程序包程序包PACKAGE是一種是包體中元件、子程序、是一種是包體中元件、子程序、公用數(shù)據(jù)類型和闡明等其它設(shè)計(jì)單元可調(diào)用的設(shè)計(jì)單元。公用數(shù)據(jù)類型和闡明等其它設(shè)計(jì)單元可調(diào)用的設(shè)計(jì)單元。程序包包括程序包闡明和程序包體。程序包闡明為程序包程序包包括程序包闡明和程序包體。程序包闡明

8、為程序包定義接口，聲明包中的類型、元件、子程序和闡明，類似定義接口，聲明包中的類型、元件、子程序和闡明，類似于實(shí)體于實(shí)體ENTITY;程序包體規(guī)定程序的實(shí)踐功能，存放元件程序包體規(guī)定程序的實(shí)踐功能，存放元件和子程序等詳細(xì)實(shí)現(xiàn)，類似于構(gòu)造體和子程序等詳細(xì)實(shí)現(xiàn)，類似于構(gòu)造體ARCHITECTURE。4.庫(kù)庫(kù)庫(kù)庫(kù)LIBRARY是用來(lái)存放可編譯的設(shè)計(jì)單元的是用來(lái)存放可編譯的設(shè)計(jì)單元的地方。可以放置假設(shè)干個(gè)程序包。地方?？梢苑胖眉僭O(shè)干個(gè)程序包。VHDL言語(yǔ)庫(kù)分為設(shè)計(jì)庫(kù)和資源庫(kù)。言語(yǔ)庫(kù)分為設(shè)計(jì)庫(kù)和資源庫(kù)。2.3數(shù)據(jù)類型和運(yùn)算數(shù)據(jù)類型和運(yùn)算 VHDL硬件描畫(huà)言語(yǔ)中有三類對(duì)象：信號(hào)、變量和常量。硬件描畫(huà)言語(yǔ)中

9、有三類對(duì)象：信號(hào)、變量和常量。一個(gè)信號(hào)和變量可以被賦予一系列的值，但一個(gè)常量只能一個(gè)信號(hào)和變量可以被賦予一系列的值，但一個(gè)常量只能被賦予一次值。變量于信號(hào)不同，分配給信號(hào)的值必需經(jīng)被賦予一次值。變量于信號(hào)不同，分配給信號(hào)的值必需經(jīng)過(guò)一定的時(shí)間演示后才干成為當(dāng)前值，而分配給變量的值過(guò)一定的時(shí)間演示后才干成為當(dāng)前值，而分配給變量的值立刻成為當(dāng)前值。信號(hào)與硬件中的立刻成為當(dāng)前值。信號(hào)與硬件中的“連線相對(duì)應(yīng)，而變連線相對(duì)應(yīng)，而變量在硬件中無(wú)對(duì)應(yīng)物。量在硬件中無(wú)對(duì)應(yīng)物。 數(shù)據(jù)類型大體分為標(biāo)量型和復(fù)合型。標(biāo)量型只具有單數(shù)據(jù)類型大體分為標(biāo)量型和復(fù)合型。標(biāo)量型只具有單一的值。這個(gè)無(wú)法在分解，標(biāo)量類型的值可以按

10、某一個(gè)尺一的值。這個(gè)無(wú)法在分解，標(biāo)量類型的值可以按某一個(gè)尺度排序。標(biāo)量型中主要有實(shí)數(shù)型、整數(shù)型、枚舉型和物理度排序。標(biāo)量型中主要有實(shí)數(shù)型、整數(shù)型、枚舉型和物理型、復(fù)合型式有標(biāo)量組成的數(shù)組或記錄，其中含有多個(gè)值。型、復(fù)合型式有標(biāo)量組成的數(shù)組或記錄，其中含有多個(gè)值。1.標(biāo)量數(shù)據(jù)類型標(biāo)量數(shù)據(jù)類型 標(biāo)量數(shù)據(jù)類型是一種根本的數(shù)據(jù)類型，它包括有：字符、為、布爾量、標(biāo)量數(shù)據(jù)類型是一種根本的數(shù)據(jù)類型，它包括有：字符、為、布爾量、實(shí)數(shù)、整數(shù)、物理單位和枚舉等。類型闡明的普通方式是：實(shí)數(shù)、整數(shù)、物理單位和枚舉等。類型闡明的普通方式是： TYPE TYPE類型名類型名ISIS類型定義類型定義 一個(gè)字符放入但單引號(hào)中

11、就定義了一個(gè)字符一個(gè)字符放入但單引號(hào)中就定義了一個(gè)字符: :x x, ,字符可以是字符可以是a az z中任中任一個(gè)字符、一個(gè)字符、0 09 9中數(shù)字和特殊字符等等。中數(shù)字和特殊字符等等。 例例2.3 2.3 枚舉類型舉例枚舉類型舉例 TYPE my_state IS TYPE my_state IS (reset,rw_ cycle,int_cycle) (reset,rw_ cycle,int_cycle)； SIGNAL state:my_state SIGNAL state:my_state； state =reset; OK state =reset; OK state= state

12、=“0000； ERR ERR2.復(fù)合數(shù)據(jù)類型復(fù)合數(shù)據(jù)類型 復(fù)合類型的值可以分解為更細(xì)微的值。有兩種復(fù)合類型：復(fù)合類型的值可以分解為更細(xì)微的值。有兩種復(fù)合類型：記錄和數(shù)組。記錄是異構(gòu)復(fù)合類型，也就是說(shuō)，記錄的元記錄和數(shù)組。記錄是異構(gòu)復(fù)合類型，也就是說(shuō)，記錄的元素可以是不同的類型。一個(gè)記錄類型的定義規(guī)定了一個(gè)或素可以是不同的類型。一個(gè)記錄類型的定義規(guī)定了一個(gè)或多個(gè)元素，每個(gè)元素具有不同的名字，并且可恣意具有不多個(gè)元素，每個(gè)元素具有不同的名字，并且可恣意具有不同類型。同類型。 例例2.4 復(fù)合類型舉例復(fù)合類型舉例 TYPE Instruction IS RECORD Opcode_field; O

13、pcode; Opcode_1: address; Opcode_2: address; END RECORD;2.4 行為和構(gòu)造描畫(huà)行為和構(gòu)造描畫(huà) 要描畫(huà)數(shù)字系統(tǒng)的行為，必然要涉及并行關(guān)系和順序關(guān)系， VHDL經(jīng)過(guò)進(jìn)程PROCESS來(lái)處理這個(gè)矛盾。VHDL在兩個(gè)層次上定義了數(shù)字系統(tǒng)是行為；順序Sequential和并發(fā)層。順序?qū)泳褪窃诿恳粋€(gè)進(jìn)程中用順序語(yǔ)句規(guī)定它一步一步的行為；并發(fā)層就是定義這些進(jìn)程相互的關(guān)系，特別是它們之間的信息傳送問(wèn)題。進(jìn)程就是VHDL中最主要的并發(fā)語(yǔ)句，是聯(lián)絡(luò)時(shí)序?qū)雍筒l(fā)層的一種紐帶，并發(fā)曾是VHDL可以在同一模擬時(shí)間運(yùn)轉(zhuǎn)許多不同的進(jìn)程。1.進(jìn)程進(jìn)程 進(jìn)程進(jìn)程PROCE

14、SS作為行為描畫(huà)構(gòu)造體中的一部分，作為行為描畫(huà)構(gòu)造體中的一部分，它用時(shí)序語(yǔ)句，描畫(huà)了硬件的行為。進(jìn)程本身作為一并發(fā)它用時(shí)序語(yǔ)句，描畫(huà)了硬件的行為。進(jìn)程本身作為一并發(fā)語(yǔ)句，用來(lái)定義本進(jìn)程的作用范圍，描畫(huà)了進(jìn)程被激活后語(yǔ)句，用來(lái)定義本進(jìn)程的作用范圍，描畫(huà)了進(jìn)程被激活后要執(zhí)行的行為。進(jìn)程每部可以運(yùn)用變量。進(jìn)程句法的普通要執(zhí)行的行為。進(jìn)程每部可以運(yùn)用變量。進(jìn)程句法的普通方式為：方式為： 進(jìn)程名進(jìn)程名PROCESS敏感信號(hào)表敏感信號(hào)表 變量闡明語(yǔ)句；變量闡明語(yǔ)句； BEGIN 順序闡明語(yǔ)句；順序闡明語(yǔ)句； END PROCESS進(jìn)程名進(jìn)程名；2.并發(fā)行為并發(fā)行為 用硬件描畫(huà)言語(yǔ)用硬件描畫(huà)言語(yǔ)VHDL所設(shè)計(jì)的電子系統(tǒng)實(shí)踐任務(wù)時(shí)是所設(shè)計(jì)的電子系統(tǒng)實(shí)踐任務(wù)時(shí)是并行操作，所以系統(tǒng)中的元件在模擬時(shí)間上應(yīng)該是同時(shí)運(yùn)并行操作，所以系統(tǒng)中的元件在模擬時(shí)間上應(yīng)該是同時(shí)運(yùn)轉(zhuǎn)。并發(fā)語(yǔ)句就是用來(lái)表示這種并發(fā)行為的。轉(zhuǎn)。并發(fā)語(yǔ)句就是用來(lái)表示這種并發(fā)行為的