數(shù)字電子技術(shù)可編程邏輯器件

1、第七章第七章 可編程邏輯器件可編程邏輯器件PLD簡介簡介7-1 7-1 可編程邏輯器件可編程邏輯器件PLDPLD概述概述7-2 7-2 可編程邏輯器件可編程邏輯器件PLDPLD的基本單元的基本單元7-3 7-3 可編程只讀存儲可編程只讀存儲PROMPROM和可編程邏輯陣列和可編程邏輯陣列PLAPLA7-4 7-4 可編程邏輯器件可編程邏輯器件PALPAL和通用邏輯陣列和通用邏輯陣列GALGAL7-5 高密度可編程邏輯器件高密度可編程邏輯器件HDPLD原理及應(yīng)用原理及應(yīng)用7-6 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGA7-7 隨機存取存儲器（隨機存取存儲器（SRAM）小結(jié)小結(jié)連接線與點增多連接線

2、與點增多抗干擾下降抗干擾下降傳統(tǒng)的邏輯系統(tǒng)，當(dāng)規(guī)模增大時傳統(tǒng)的邏輯系統(tǒng)，當(dāng)規(guī)模增大時 （SSI MSI)焊點多，可靠性下降焊點多，可靠性下降系統(tǒng)規(guī)模增加成本升高系統(tǒng)規(guī)模增加成本升高功耗增加功耗增加占用空間擴大占用空間擴大半定制半定制標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元（Standard Cell）門陣列門陣列（Gate Array）可編程邏輯器件可編程邏輯器件（Programmable Logic Device，PLD）近年來近年來PLD從芯片密度、速度等方面發(fā)展迅速，已成為一從芯片密度、速度等方面發(fā)展迅速，已成為一個重要分支。個重要分支。專用集成電路（簡稱專用集成電路（簡稱ASIC）系統(tǒng)放在一個芯片內(nèi)系統(tǒng)放在一

3、個芯片內(nèi)用戶定制用戶定制集成電路集成電路ASIC全定制（全定制（Full Custom Design IC廠商直接做出。廠商直接做出。如：表芯如：表芯廠商做出半成品廠商做出半成品半定制（半定制（Semi-Custom Design IC）7-1 可編程邏輯器件可編程邏輯器件PLD概述概述PLD是是70年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)了年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)了ROM、PROM、PLA、PAL、GAL、EPLD和和FPGA等，它門組成基本相等，它門組成基本相似。似。一、一、PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu)與門與門陣列陣列或門或門陣列陣列乘積項乘積項和項和項PLD主體主體輸入輸入電路電路

4、輸入信號輸入信號互補互補輸入輸入輸出輸出電路電路輸出函數(shù)輸出函數(shù)反饋輸入信號反饋輸入信號輸出既可以是低電平有效，輸出既可以是低電平有效，又可以是高電平有效。又可以是高電平有效。 可由或陣列直接輸出，可由或陣列直接輸出，構(gòu)成組合；構(gòu)成組合； 通過寄存器輸出，通過寄存器輸出，構(gòu)成時序方式輸出。構(gòu)成時序方式輸出?？芍苯涌芍苯虞敵鲚敵鲆部煞答伒捷斎胍部煞答伒捷斎攵?、二、PLDPLD的邏輯符號表示方法的邏輯符號表示方法1.輸入緩沖器表示方法輸入緩沖器表示方法AAA2.與門和或門的表示方法與門和或門的表示方法A B C DF1固定連接固定連接編程連接編程連接F1=ABCA B C DF2F2=B+C+DP

5、LD具有較大的與或陣列，邏輯圖的具有較大的與或陣列，邏輯圖的畫法與傳統(tǒng)的畫法有所不同畫法與傳統(tǒng)的畫法有所不同下圖列出了連接的三種特殊情況下圖列出了連接的三種特殊情況:1.輸入全編程，輸出為輸入全編程，輸出為0。2.也可簡單地對應(yīng)的與門中畫叉，因此也可簡單地對應(yīng)的與門中畫叉，因此E=D。3.乘積項與任何輸入信號都沒有接通，相當(dāng)與門輸出為乘積項與任何輸入信號都沒有接通，相當(dāng)與門輸出為1。注：注：F=1將導(dǎo)致關(guān)斷其它乘積項的輸出。將導(dǎo)致關(guān)斷其它乘積項的輸出。下圖給出最簡單的下圖給出最簡單的PROM電路圖，右圖是左圖的簡化形式。電路圖，右圖是左圖的簡化形式。實現(xiàn)的函數(shù)為：實現(xiàn)的函數(shù)為：BABAF1BA

6、BAF2BAF3固定連接點固定連接點（與）（與）編程連接點編程連接點（或）（或）三、三、PLD的分類的分類（1）與固定、或編程：）與固定、或編程：ROM和和PROM（2）與或全編程：）與或全編程：PLA（3）與編程、或固定：）與編程、或固定：PAL、GAL和和HDPLD1.與固定、或編程與固定、或編程：與陣列全固定，即全譯碼；：與陣列全固定，即全譯碼；ROM和和PROMPLD基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程分為三類：基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程分為三類：2.與、或全編程與、或全編程： 代表器件是代表器件是PLA（Programmable Logic Array），下圖），下

7、圖給出了給出了PLA的陣列結(jié)構(gòu)，在的陣列結(jié)構(gòu)，在PLD中，它的靈活性最高。由于中，它的靈活性最高。由于與或陣列均能編程與或陣列均能編程的特點，在實現(xiàn)函數(shù)時，只需形成的特點，在實現(xiàn)函數(shù)時，只需形成所需的所需的乘積項乘積項，使陣列規(guī)模比，使陣列規(guī)模比PROM小得多。小得多。3.與編程、或固定與編程、或固定：代表器件代表器件PAL（Programmable Array Logic） 和和GAL（Generic Array Logic）。，）。，這種結(jié)構(gòu)中，或陣列固定若干個乘積項輸出，見下圖。這種結(jié)構(gòu)中，或陣列固定若干個乘積項輸出，見下圖。四、四、PLD的性能特點的性能特點采用采用PLD設(shè)計數(shù)字系統(tǒng)和

8、中小規(guī)模相比具有如下特點：設(shè)計數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點： 1.減小系統(tǒng)體積：減小系統(tǒng)體積：單片單片PLD有很高的密度，可容納中有很高的密度，可容納中小規(guī)模集成電路的幾倍到十幾倍小規(guī)模集成電路的幾倍到十幾倍， 2.增強邏輯設(shè)計的靈活性：增強邏輯設(shè)計的靈活性：使用使用PLD器件設(shè)計的系器件設(shè)計的系統(tǒng)，可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制。統(tǒng)，可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制。 3.縮短設(shè)計周期：縮短設(shè)計周期：由于有可編程特性，用由于有可編程特性，用PLD設(shè)計一個設(shè)計一個系統(tǒng)所需時間比傳統(tǒng)方式大為縮短系統(tǒng)所需時間比傳統(tǒng)方式大為縮短。 各各種種P PL LD D的的結(jié)結(jié)構(gòu)構(gòu)特特點點陣

9、列類 型與或輸出方式PROMPLAPALGAL固定可編程可編程可編程可編程可編程固定固定TS,OCTS,OC,H,LTS,I/O,寄存器用戶定義各種各種PLD的結(jié)構(gòu)特點的結(jié)構(gòu)特點 4.提高系統(tǒng)處理速度：提高系統(tǒng)處理速度：用用PLD與或兩級結(jié)構(gòu)實現(xiàn)任何邏輯功與或兩級結(jié)構(gòu)實現(xiàn)任何邏輯功能，比用中小規(guī)模器件所需的邏輯級數(shù)少。這不僅簡化了系統(tǒng)能，比用中小規(guī)模器件所需的邏輯級數(shù)少。這不僅簡化了系統(tǒng)設(shè)計，而且減少了級間延遲，提高了系統(tǒng)的處理速度。設(shè)計，而且減少了級間延遲，提高了系統(tǒng)的處理速度。 7.系統(tǒng)具有加密功能：系統(tǒng)具有加密功能：某些某些PLD器件，如器件，如GAL或高密度可編或高密度可編程邏輯器件本

10、身具有加密功能。設(shè)計者在設(shè)計時選中加密項，程邏輯器件本身具有加密功能。設(shè)計者在設(shè)計時選中加密項，可編程邏輯器件就被加密，器件的邏輯功能無法被讀出，有效可編程邏輯器件就被加密，器件的邏輯功能無法被讀出，有效地防止邏輯系統(tǒng)被抄襲。地防止邏輯系統(tǒng)被抄襲。 5.降低系統(tǒng)成本：降低系統(tǒng)成本：由于由于PLD集成度高，測試與裝配的量大大集成度高，測試與裝配的量大大減少，避免了改變邏輯帶來的重新設(shè)計和修改，有效地降低了成減少，避免了改變邏輯帶來的重新設(shè)計和修改，有效地降低了成本。本。 6.提高系統(tǒng)的可靠性：提高系統(tǒng)的可靠性：用用PLD器件設(shè)計的系統(tǒng)減少了芯片器件設(shè)計的系統(tǒng)減少了芯片和印制板數(shù)量，增加了平均壽命

11、和印制板數(shù)量，增加了平均壽命, 減少相互間的連線，提高抗減少相互間的連線，提高抗干擾能力，從而增加了系統(tǒng)的可靠性。干擾能力，從而增加了系統(tǒng)的可靠性。五、用五、用PLD實現(xiàn)邏輯電路的方法與過程實現(xiàn)邏輯電路的方法與過程 用可編程邏輯器件來設(shè)計電路需要相應(yīng)的開發(fā)軟件平用可編程邏輯器件來設(shè)計電路需要相應(yīng)的開發(fā)軟件平臺和編程器，可編程邏輯器件開發(fā)軟件和相應(yīng)的編程器多臺和編程器，可編程邏輯器件開發(fā)軟件和相應(yīng)的編程器多種多樣。種多樣?？删幊踢壿嬈骷O(shè)計電路過程如下圖所示可編程邏輯器件設(shè)計電路過程如下圖所示 電電 路方路方 設(shè)案設(shè)案 計計設(shè)設(shè)計計輸輸入入優(yōu)優(yōu)化化電電路路選選擇擇器器件件編編程程 器時器時 件序

12、件序 功檢功檢 能查能查 特別是一些較高級的軟件平臺，一個系統(tǒng)除了方案特別是一些較高級的軟件平臺，一個系統(tǒng)除了方案設(shè)計和輸入電路外，其它功能都可用編程軟件自動完成。設(shè)計和輸入電路外，其它功能都可用編程軟件自動完成。7-2 可編程邏輯器件可編程邏輯器件PLD的基本單元的基本單元編程單元：編程單元：PLD中用來存放數(shù)據(jù)的基本單元中用來存放數(shù)據(jù)的基本單元非易失性有多種編程單元，其特點為掉電后非易失性有多種編程單元，其特點為掉電后信息不會丟失，它一般用于只讀存儲器信息不會丟失，它一般用于只讀存儲器ROM。易失性單元：易失性單元：這種基本單元采用的是靜態(tài)隨機存儲器這種基本單元采用的是靜態(tài)隨機存儲器（SR

13、AM）結(jié)構(gòu)，其特點為掉電以后信息就要）結(jié)構(gòu)，其特點為掉電以后信息就要丟失，現(xiàn)場可編程門陣列（丟失，現(xiàn)場可編程門陣列（FPGA）采用這種）采用這種編程單元。編程單元。非易失性單元：非易失性單元：編編程程單單元元編編程程方方式式一次編程：一次編程： 信息一次編程固定好的，編程元件信息一次編程固定好的，編程元件PROM多次編程：多次編程：用戶根據(jù)需要將數(shù)據(jù)儲存在編程單元中，并用戶根據(jù)需要將數(shù)據(jù)儲存在編程單元中，并可 以 多 次 寫 入 和 擦 除 ， 編 程 元 件可 以 多 次 寫 入 和 擦 除 ， 編 程 元 件 U V EPROM和和E2PROM。編程單元采用的是編程單元采用的是浮柵技術(shù)浮柵

14、技術(shù)一、熔絲型開關(guān)一、熔絲型開關(guān) A1 A2Y1 Y2 Y3 Y4十進制0 00 11 01 10 0 0 00 0 0 10 1 0 01 0 0 10149二、反熔絲型開關(guān)二、反熔絲型開關(guān)三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)容。容。（一）疊柵型（一）疊柵型（SIMOS）存儲單元）存儲單元25V25VGND111無無110+ + + +開啟電壓加大開啟電壓加大+ + + + +開啟電壓開啟電壓5V5VGND

15、 浮柵上的電荷無放電通路，沒法泄漏。浮柵上的電荷無放電通路，沒法泄漏。用用紫外線照射紫外線照射芯片上的玻璃窗，則形成光電電流，把柵極芯片上的玻璃窗，則形成光電電流，把柵極電子帶回到多晶硅襯底，電子帶回到多晶硅襯底，SIMOS管恢復(fù)到初始的導(dǎo)通狀態(tài)。管恢復(fù)到初始的導(dǎo)通狀態(tài)。隧道80埃面積大向浮柵寫入向浮柵寫入電荷時，電荷時，G加加25V，D接接GND擦除浮柵電荷擦除浮柵電荷時，時，G加加5V，D接接25V（二）隧道型（二）隧道型（FLOTOX）儲存單元）儲存單元 前面研究的可擦寫存儲器的缺點是要擦除已存入的信息必須用前面研究的可擦寫存儲器的缺點是要擦除已存入的信息必須用紫外光照射一定的時間，因此

16、不能用于快速改變儲存信息的場合，紫外光照射一定的時間，因此不能用于快速改變儲存信息的場合，用隧道型儲存單元制成的存儲器克服了這一缺點，它稱為電可改寫用隧道型儲存單元制成的存儲器克服了這一缺點，它稱為電可改寫只讀存儲器只讀存儲器E2PROM，即電擦除、電編程的只讀存儲器。，即電擦除、電編程的只讀存儲器。 FLOTOX管的結(jié)構(gòu)剖面示意圖如圖所示。管的結(jié)構(gòu)剖面示意圖如圖所示。 它與疊柵型管的不同在于浮柵延長區(qū)與漏區(qū)它與疊柵型管的不同在于浮柵延長區(qū)與漏區(qū)N 之間的交疊之間的交疊處有一個厚度約為處有一個厚度約為80埃的薄絕緣層埃的薄絕緣層（三）閃速型（三）閃速型（Flash）存儲單元）存儲單元 閃速存儲

17、單元又稱為閃速存儲單元又稱為快擦快快擦快寫存儲單元寫存儲單元。右圖是閃速存儲單。右圖是閃速存儲單元剖面圖。元剖面圖。 閃速存儲單元去掉了隧道型存閃速存儲單元去掉了隧道型存儲單元的選擇管，它不像儲單元的選擇管，它不像E2PROM那樣一次只能擦除一個字，而是可那樣一次只能擦除一個字，而是可以用一個信號，在幾毫秒內(nèi)擦除一以用一個信號，在幾毫秒內(nèi)擦除一大區(qū)段。大區(qū)段。 因此，閃速存儲單元比隧道型存儲單元的芯片結(jié)構(gòu)更簡因此，閃速存儲單元比隧道型存儲單元的芯片結(jié)構(gòu)更簡單、更有效，使用閃速存儲單元制成的單、更有效，使用閃速存儲單元制成的PLD器件密度更高。器件密度更高。Flash工作原理類似于疊柵型存儲單元

18、，但有兩點不同之處：工作原理類似于疊柵型存儲單元，但有兩點不同之處： 1. 閃速存儲單元源極的區(qū)域閃速存儲單元源極的區(qū)域Sn+大于漏極的區(qū)域大于漏極的區(qū)域Dn+，兩，兩區(qū)域不是對稱的，使浮柵上的電子進行分級雙擴散，電子擴區(qū)域不是對稱的，使浮柵上的電子進行分級雙擴散，電子擴散的速度遠遠大于疊柵型存儲單元；散的速度遠遠大于疊柵型存儲單元； 2. 疊柵存儲單元的浮柵到疊柵存儲單元的浮柵到P型襯底間的氧化物層約型襯底間的氧化物層約200埃左埃左右，而閃速存儲單元的氧化物層更薄，約為右，而閃速存儲單元的氧化物層更薄，約為100埃。埃。（四）、六管靜態(tài)存儲單元（四）、六管靜態(tài)存儲單元 閃速存儲單元的可再編

19、程能力約為閃速存儲單元的可再編程能力約為10萬次左右，但還是不萬次左右，但還是不及及SRAM那樣有無限制的再編程能力，以那樣有無限制的再編程能力，以SRAM為存儲單元的為存儲單元的現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列（FPGA）可以實現(xiàn)無限次從一種運行邏輯）可以實現(xiàn)無限次從一種運行邏輯轉(zhuǎn)換到另一種運行邏輯的功能。轉(zhuǎn)換到另一種運行邏輯的功能。 下圖是下圖是SRAM六管存儲單元，由兩個具有有源下拉六管存儲單元，由兩個具有有源下拉n溝道溝道晶體管和有源上拉晶體管和有源上拉p溝道晶體管交互耦合的倒相器組成。溝道晶體管交互耦合的倒相器組成。 高和低電平是用具高和低電平是用具有分別到電源有分別到電源VCC和

20、地和地GND的低阻抗通道的有的低阻抗通道的有源器件定義的兩個電平。源器件定義的兩個電平。 D1、D2為兩個傳輸為兩個傳輸NMOS管，其柵極接到管，其柵極接到字線，源極分別接到兩字線，源極分別接到兩條互補的位線上，起傳條互補的位線上，起傳輸作用。輸作用。7-3 可編程只讀存儲器可編程只讀存儲器PROM和可編程邏輯陣列和可編程邏輯陣列PLA一、可編程只讀存儲器一、可編程只讀存儲器PROMPROM PROM的結(jié)構(gòu)是的結(jié)構(gòu)是與陣列固定與陣列固定、或陣列可編程或陣列可編程的的PLD器件，器件，對于有大量輸入信號的對于有大量輸入信號的PROM，比較，比較適合作為存儲器適合作為存儲器來存放來存放數(shù)據(jù)，它在計

21、算機系統(tǒng)和數(shù)據(jù)自動控制等方面起著重要的作數(shù)據(jù)，它在計算機系統(tǒng)和數(shù)據(jù)自動控制等方面起著重要的作用。對于較少的輸入信號組成的與陣列固定、或陣列可編程用。對于較少的輸入信號組成的與陣列固定、或陣列可編程的器件中，也可以很方便地的器件中，也可以很方便地實現(xiàn)任意組合邏輯函數(shù)實現(xiàn)任意組合邏輯函數(shù)。例例1 1： 下圖是一個下圖是一個8（字線）（字線）4（數(shù)據(jù)）的存儲器數(shù)據(jù)陣列圖。（數(shù)據(jù)）的存儲器數(shù)據(jù)陣列圖。3-8線譯碼器線譯碼器84存儲單元矩陣存儲單元矩陣輸出緩沖器輸出緩沖器地址碼輸入端地址碼輸入端數(shù)據(jù)輸出端數(shù)據(jù)輸出端字線字線 由地址譯碼器選中不同的字線，被選中字線上的四位數(shù)由地址譯碼器選中不同的字線，被選

22、中字線上的四位數(shù)據(jù)通過輸出緩沖器輸出。據(jù)通過輸出緩沖器輸出。 如當(dāng)?shù)刂反a如當(dāng)?shù)刂反aA2A1A0000時，通過地址譯碼器，使字線時，通過地址譯碼器，使字線P01，將字線，將字線P0上的存儲單元存儲的數(shù)據(jù)上的存儲單元存儲的數(shù)據(jù)0000輸出，即輸出，即D0D30000。更詳細的內(nèi)容，請同學(xué)參看表。更詳細的內(nèi)容，請同學(xué)參看表7-3將左圖地址擴展成將左圖地址擴展成n條地址線，條地址線，n位地址碼可尋址位地址碼可尋址2n個信息單個信息單元，產(chǎn)生字線為元，產(chǎn)生字線為2n條，其輸出條，其輸出若是若是m位，則存儲器的總?cè)萘课?，則存儲器的總?cè)萘课晃?nm位。位。EPROM有各種類型的產(chǎn)品，下圖是紫外線擦除、電可編

23、程的有各種類型的產(chǎn)品，下圖是紫外線擦除、電可編程的EPROM2716器件邏輯框圖和引腳圖。器件邏輯框圖和引腳圖。EPROM2716是是2118位可改寫位可改寫存儲器，有存儲器，有11位地址線位地址線A0A10，產(chǎn)生字線為產(chǎn)生字線為2048條，條，D7D0是是8位數(shù)據(jù)輸出位數(shù)據(jù)輸出/輸入線，編程或讀輸入線，編程或讀操作時，數(shù)據(jù)由此輸入輸出。操作時，數(shù)據(jù)由此輸入輸出。CS為片選控制信號是低電平有效。為片選控制信號是低電平有效。 OE/PGM為讀出為讀出/寫入控制端低電平寫入控制端低電平時輸出有效，高電平進行編程，寫時輸出有效，高電平進行編程，寫入數(shù)據(jù)入數(shù)據(jù) 若當(dāng)若當(dāng)EPROM2716的容量不能滿足

24、使用要求，且僅有的容量不能滿足使用要求，且僅有2716芯片時，可用多片并聯(lián)來擴展地址線和數(shù)據(jù)線。下圖是芯片時，可用多片并聯(lián)來擴展地址線和數(shù)據(jù)線。下圖是將將2片片2716擴展成擴展成204816的數(shù)據(jù)位進行擴展連接示意圖。的數(shù)據(jù)位進行擴展連接示意圖。兩片的數(shù)據(jù)線兩片的數(shù)據(jù)線排列成排列成D0D15其余線全部并聯(lián)。其余線全部并聯(lián)。從組合電路角度來看從組合電路角度來看:輸入地址信號即為電路的輸入邏輯變量輸入地址信號即為電路的輸入邏輯變量地址譯碼器產(chǎn)生地址譯碼器產(chǎn)生2n個字線即為固定與陣列產(chǎn)生個個字線即為固定與陣列產(chǎn)生個2n乘積項乘積項存儲矩陣即為或陣列把乘積存儲矩陣即為或陣列把乘積項組合成項組合成m個

25、邏輯函數(shù)輸出。個邏輯函數(shù)輸出。例例2：試用適當(dāng)容量的：試用適當(dāng)容量的PROM實現(xiàn)兩個兩位二進制數(shù)比較的比較器。實現(xiàn)兩個兩位二進制數(shù)比較的比較器。（1）兩個兩位二進制數(shù)分別為）兩個兩位二進制數(shù)分別為A1A0和和B1B0，當(dāng)，當(dāng)A1A0大于大于B1B0時，時，F(xiàn)11，A1A0等于等于B1B0時，時，F(xiàn)21，A1A0小于小于B1B0時，時，F(xiàn)31，下，下表給出了兩位二進制和比較結(jié)果的輸入輸出對照表，表給出了兩位二進制和比較結(jié)果的輸入輸出對照表，NOA1 A0 B1 B0F1 F2 F301234567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00

26、 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 1 00 0 10 0 10 0 11 0 00 1 00 0 10 0 11 0 01 0 00 1 00 0 11 0 01 0 01 0 00 1 0 由此可寫出輸出邏輯由此可寫出輸出邏輯函數(shù)的最小項表達式為：函數(shù)的最小項表達式為： F1 m（4,8,9,12,13,14） F2 m（0,5,10,15） F3 m（1,2,3,6,7,11）（2）把）把A1A0和和B1B0作為作為PROM的輸入信號，的輸入信號，F(xiàn)1、F2和和F3為或

27、為或陣列的輸出，下圖是用陣列的輸出，下圖是用PROM實現(xiàn)比較器的陣列圖。實現(xiàn)比較器的陣列圖。（3）選用）選用PROM的容量的容量為為163位即可滿足要求。位即可滿足要求。以以PROM實現(xiàn)簡單的組合邏實現(xiàn)簡單的組合邏輯電路函數(shù)是很方便的輯電路函數(shù)是很方便的實際上，大多數(shù)組合邏輯函數(shù)的最小項不超過實際上，大多數(shù)組合邏輯函數(shù)的最小項不超過40個，則使得個，則使得PROM芯片的面積利用率不高，功耗增加。為解決這一問題，芯片的面積利用率不高，功耗增加。為解決這一問題，考慮與陣列也設(shè)計成可編程形式來實現(xiàn)組合邏輯，這就是可編考慮與陣列也設(shè)計成可編程形式來實現(xiàn)組合邏輯，這就是可編程邏輯陣列程邏輯陣列PLA。

28、一般的一般的PROM輸入的地輸入的地址線都較多，容量也較大，址線都較多，容量也較大，又由于又由于PROM的與陣列固定，的與陣列固定，必須進行全譯碼，要產(chǎn)生全必須進行全譯碼，要產(chǎn)生全部的最小項。部的最小項。二、可編程邏輯陣列二、可編程邏輯陣列PLAPLA可編程邏輯陣列可編程邏輯陣列PLA和和PROM相比之下，有如下特點：相比之下，有如下特點：（一）（一）PROM是與陣列固定、或陣列可編程，而是與陣列固定、或陣列可編程，而PLA是與是與和或陣列全可編程。和或陣列全可編程。（二）（二）PROM與陣列是全譯碼的形式，而與陣列是全譯碼的形式，而PLA是根據(jù)需要是根據(jù)需要產(chǎn)生乘積項，從而減小了陣列的規(guī)模。

29、產(chǎn)生乘積項，從而減小了陣列的規(guī)模。（三）（三）PROM實現(xiàn)的邏輯函數(shù)采用最小項表達式來描述；實現(xiàn)的邏輯函數(shù)采用最小項表達式來描述；而用而用PLA實現(xiàn)邏輯函數(shù)時，運用簡化后的最簡與或式，即實現(xiàn)邏輯函數(shù)時，運用簡化后的最簡與或式，即由與陣列構(gòu)成乘積項，根據(jù)邏輯函數(shù)由或陣列實現(xiàn)相應(yīng)乘由與陣列構(gòu)成乘積項，根據(jù)邏輯函數(shù)由或陣列實現(xiàn)相應(yīng)乘積項的或運算。積項的或運算。（四）在（四）在PLA中，對多輸入、多輸出的邏輯函數(shù)可以利用中，對多輸入、多輸出的邏輯函數(shù)可以利用公共的與項，因而，提高了陣列的利用率。公共的與項，因而，提高了陣列的利用率。例例4:4: 試用試用PLA實現(xiàn)四位自然二進制碼轉(zhuǎn)換成四位格雷碼。實現(xiàn)

30、四位自然二進制碼轉(zhuǎn)換成四位格雷碼。（1）設(shè)四位自然二進制碼為）設(shè)四位自然二進制碼為B3B2B1B0，四位格雷碼為，四位格雷碼為G3G2G1G0，其對應(yīng)的真值表如下表所示。，其對應(yīng)的真值表如下表所示。NOA1 A0 B1 B0G3 G2 G1 G001234567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10

31、 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0根據(jù)表列出邏輯函數(shù)并簡化，根據(jù)表列出邏輯函數(shù)并簡化，得最簡輸出表達式如下：得最簡輸出表達式如下： 33B G 23232BBBBG 12121BBBBG 01010BBBBG（2）轉(zhuǎn)換器有四個輸入信號，化簡后需用到）轉(zhuǎn)換器有四個輸入信號，化簡后需用到7個不同的乘積個不同的乘積項，組成項，組成4 個輸出函數(shù)，故選用四輸入的個輸出函數(shù)，故選用四輸入的74PLA實現(xiàn)，下實現(xiàn)，下圖是四位自然二進制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器圖是四位自然二進制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器PL

32、A陣列圖。陣列圖。 33B G 23232BBBBG 12121BBBBG 01010BBBBG7項項右圖僅用了七個乘積項，比右圖僅用了七個乘積項，比PROM全譯碼少用全譯碼少用9個，實現(xiàn)個，實現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高了芯的邏輯功能是一樣的。從而降低了芯片的面積，提高了芯片的利用率，所以用它來實現(xiàn)多輸入、多輸出的復(fù)雜邏輯片的利用率，所以用它來實現(xiàn)多輸入、多輸出的復(fù)雜邏輯函數(shù)較函數(shù)較PROM有優(yōu)越之處。有優(yōu)越之處。PLA除了能實現(xiàn)各種組合電路外，還可以在或陣列之后接入除了能實現(xiàn)各種組合電路外，還可以在或陣列之后接入觸發(fā)器組，作為反饋輸入信號，實現(xiàn)時序邏輯電路。觸發(fā)器組，作

33、為反饋輸入信號，實現(xiàn)時序邏輯電路。7-4 可編程邏輯器件可編程邏輯器件PAL和和通用邏輯陣列通用邏輯陣列GAL一、可編程陣列邏輯器件一、可編程陣列邏輯器件PALPAL PAL采用雙極型熔絲工藝，工作速度較高。采用雙極型熔絲工藝，工作速度較高。PAL的結(jié)構(gòu)的結(jié)構(gòu)是與陣列可編程和或陣列固定，這種結(jié)構(gòu)為大多數(shù)邏輯函數(shù)是與陣列可編程和或陣列固定，這種結(jié)構(gòu)為大多數(shù)邏輯函數(shù)提供了較高級的性能，為提供了較高級的性能，為PLD進一步的發(fā)展奠定了基礎(chǔ)。進一步的發(fā)展奠定了基礎(chǔ)。（一）（一）PAL的基本結(jié)構(gòu)的基本結(jié)構(gòu) PAL器件的輸入、輸出結(jié)構(gòu)以及輸入、輸出的數(shù)目是由器件的輸入、輸出結(jié)構(gòu)以及輸入、輸出的數(shù)目是由集成

34、電路制造商根據(jù)實際設(shè)計情況大致估計確定。集成電路制造商根據(jù)實際設(shè)計情況大致估計確定。PAL器件器件的型號很多，它的典型輸出結(jié)構(gòu)通常有四種，其余的結(jié)構(gòu)是的型號很多，它的典型輸出結(jié)構(gòu)通常有四種，其余的結(jié)構(gòu)是在這四種結(jié)構(gòu)基礎(chǔ)上變形而來。在這四種結(jié)構(gòu)基礎(chǔ)上變形而來。1. 專用輸出基本門陣列結(jié)構(gòu)專用輸出基本門陣列結(jié)構(gòu)一個輸入一個輸入四個乘積項且通過四個乘積項且通過或非門低電平輸出或非門低電平輸出 如輸出采用或門，為高電平有效如輸出采用或門，為高電平有效PAL器件。器件。 若采用互補輸出的或門，為互補若采用互補輸出的或門，為互補輸出器件。輸出器件。輸入信號輸入信號四個整積項四個整積項2. 可編程可編程I/

35、O輸出結(jié)構(gòu)輸出結(jié)構(gòu)可編程可編程I/O結(jié)構(gòu)如下圖所示。結(jié)構(gòu)如下圖所示。8個乘積項個乘積項兩個輸入，一個來自外部兩個輸入，一個來自外部I，另一來自反饋，另一來自反饋I/O當(dāng)最上面的乘積項為高電平時，三態(tài)當(dāng)最上面的乘積項為高電平時，三態(tài)門開通，門開通，I/O可作為輸出或反饋；乘積可作為輸出或反饋；乘積項為低電平時，三態(tài)門關(guān)斷，是輸入。項為低電平時，三態(tài)門關(guān)斷，是輸入。3. 寄存器型輸出結(jié)構(gòu)：也稱作時序結(jié)構(gòu)，如下圖所示。寄存器型輸出結(jié)構(gòu)：也稱作時序結(jié)構(gòu)，如下圖所示。8個乘積項個乘積項或門的輸出通過或門的輸出通過D觸發(fā)器，觸發(fā)器，在在CP的上升沿時到達輸出。的上升沿時到達輸出。觸發(fā)器的觸發(fā)器的Q端可以端

36、可以通過三態(tài)緩沖器通過三態(tài)緩沖器送到輸出引腳送到輸出引腳觸發(fā)器的反相端反饋回與觸發(fā)器的反相端反饋回與陣列，作為輸入信號參與陣列，作為輸入信號參與更復(fù)雜的時序邏輯運算更復(fù)雜的時序邏輯運算CP和使能是和使能是PAL的公共端的公共端4. 帶異或門的寄存器型輸出結(jié)構(gòu)：帶異或門的寄存器型輸出結(jié)構(gòu)：增加了一個異或門增加了一個異或門把乘積項分割成兩把乘積項分割成兩個和項個和項兩個和項在觸發(fā)器的輸入端異或之后，兩個和項在觸發(fā)器的輸入端異或之后，在時鐘上升沿到來時存入觸發(fā)器內(nèi)在時鐘上升沿到來時存入觸發(fā)器內(nèi) 有些有些PAL器件是由數(shù)個同一結(jié)構(gòu)類型組成，有的則是由器件是由數(shù)個同一結(jié)構(gòu)類型組成，有的則是由不同類型結(jié)構(gòu)

37、混合組成。不同類型結(jié)構(gòu)混合組成。 如由如由8個寄存器型輸出結(jié)構(gòu)組成的個寄存器型輸出結(jié)構(gòu)組成的PAL器件命名為器件命名為PAL16R8，由，由8個可編程個可編程I/O結(jié)構(gòu)組成的結(jié)構(gòu)組成的PAL器件則命名為器件則命名為PAL16L8。（二）（二）PAL16L8的使用的使用 PAL的例題請同學(xué)參看圖的例題請同學(xué)參看圖7-35、圖、圖7-36和例和例6。 應(yīng)用應(yīng)用PAL16L8設(shè)計組合邏輯電路，主要步驟是將輸出和激設(shè)計組合邏輯電路，主要步驟是將輸出和激勵寫成最簡與或表達式，然后確定勵寫成最簡與或表達式，然后確定PAL16L8的引腳和編程。的引腳和編程。 目前能夠支持目前能夠支持PAL的編程軟件已相當(dāng)成

38、熟，芯片應(yīng)用也的編程軟件已相當(dāng)成熟，芯片應(yīng)用也很普及，但是由于其集成密度不高、編程不夠靈活，且只能很普及，但是由于其集成密度不高、編程不夠靈活，且只能一次編程，很難勝任功能較復(fù)雜的電路與系統(tǒng)。一次編程，很難勝任功能較復(fù)雜的電路與系統(tǒng)。 二、通用陣列邏輯二、通用陣列邏輯GALGAL器件器件采用采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程的特工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程的特性。性。 與與PAL相比，相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元宏單元OLMC（Output Logic Macro Cell），），GAL和PAL在結(jié)

39、構(gòu)上的區(qū)別見下圖：PAL結(jié)構(gòu)GAL結(jié)構(gòu) 適當(dāng)?shù)貫镺LMC進行編程，GAL就可以在功能上代替前面討論過的PAL各種輸出類型以及其派生類型（一）GAL器件結(jié)構(gòu)和特點 GAL器件型號定義和PAL一樣根據(jù)輸入輸出的數(shù)量來確定，GAL16V8中的16表示陣列的輸入端數(shù)量，8表示輸出端數(shù)量，V則表示輸出形式可以改變的普通型1. GAL16V8的基本結(jié)構(gòu)（下圖）8個輸入緩沖器8個輸出反饋緩沖器一個共用時鐘CLK8個輸出緩沖器8個OLMC2. GAL輸出邏輯宏單元OLMC的組成 輸出邏輯宏單元OLMC 由或門、異或門、D觸發(fā)器、多路選擇器MUX、時鐘控制、使能控制和編程元件等組成，如下圖：組合輸出時序輸出3.

40、 輸出邏輯宏單元OLMC組態(tài) 輸出邏輯宏單元由對AC1(n) 和AC0進行編程決定PTMUX、TSMUX、OMUX和FMUX的輸出，共有5種基本組態(tài)： 專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入/輸出組態(tài)、寄存器組態(tài)和寄存器組合I/O組態(tài)。8個宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。(1) 專用輸入組態(tài) ：如下圖所示：此時AC1(n)1，AC00，使TSMUX輸出為0，三態(tài)輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被禁止，I/O可以作為輸入端，提供給相鄰的邏輯宏單元。本級輸入信號卻來自另一相鄰宏單元。(2) 專用輸出組態(tài)：如下圖所示：AC1(n)0，AC00，四路反饋數(shù)據(jù)選擇器FMUX輸

41、出接在低電平，本單元的反饋信號和相鄰單元的信號都被阻斷 由于或非門，使異或門的輸出不經(jīng)過D觸發(fā)器，直接由處于使能狀態(tài)的三態(tài)門輸出由于與非門輸出使第一條乘積項經(jīng)過乘積項數(shù)據(jù)選擇器作為或門的輸入(4) 寄存器組態(tài)：當(dāng)AC1(n)0，AC01時，如下圖所示。（3）同學(xué)自學(xué)此時OMUX選中觸發(fā)器的輸出同相Q端作為輸出信號，反饋輸入信號來自D觸發(fā)器的反相端或門的輸入有8個乘積項OE、CLK作為輸出緩沖器的使能信號和時鐘，作為公共端4. GAL是繼PAL之后具有較高性能的PLD，和PAL相比，具有以下特點：(1) 有較高的通用性和靈活性：它的每個邏輯宏單元可以根據(jù)需要任意組態(tài)既可實現(xiàn)組合電路，又可實現(xiàn)時序

42、電路。(2) 100可編程：GAL采用浮柵編程技術(shù)，使與陣列以及邏輯宏單元可以反復(fù)編程，當(dāng)編程或邏輯設(shè)計有錯時，可以擦除重新編程、反復(fù)修改，直到得到正確的結(jié)果，因而每個芯片可100編程。(3) 100%可測試：GAL的宏單元接成時序狀態(tài)，可以通過測試軟件對它門的狀態(tài)進行預(yù)置，從而可以隨意將電路置于某一狀態(tài)，以縮短測試過程，保證電路在編程以后，對編程結(jié)果100可測。(4) 高性能的E2COMS工藝：使GAL的高速度、低功耗，編程數(shù)據(jù)可保存20年以上。正是由于這些良好的特性，使GAL器件成為數(shù)字系統(tǒng)設(shè)計的初期理想器件。（二）GAL器件的編程方法和應(yīng)用 對GAL編程是設(shè)計電路的最后一個環(huán)節(jié)。除了對與

43、陣列編程之外，還要對邏輯宏單元進行編程，以達到預(yù)定的輸出邏輯關(guān)系。這樣應(yīng)當(dāng)具備GAL編程的開發(fā)系統(tǒng)：軟件開發(fā)平臺和硬件編程設(shè)備，而軟件平臺是不可缺少的。目前GAL的編程方法有兩種： 一種是早期的GAL器件編程需要使用專門的編程器，將需要編程的GAL器件插入編程器進行編程，然后將編程后的GAL器件連接在設(shè)計者的設(shè)計系統(tǒng)。 另一種是新一代的GAL器件，可以脫離開編程器，直接在設(shè)計者的電路系統(tǒng)上編程。 另一類是編譯軟件，如Synario軟件平臺，這類軟件的特點是待實現(xiàn)的邏輯電路是由設(shè)計者根據(jù)軟件平臺規(guī)定的圖形輸入文件或可編程邏輯設(shè)計語言編寫的語言輸入文件進行描述，然后軟件平臺對設(shè)計者的電路進行描述轉(zhuǎn)

44、換，分析，簡化，模擬仿真、自動進行錯誤定位等。GAL的開發(fā)軟件有許多種，大體上分為兩類： 一類是匯編型軟件，如FM，這類軟件沒有簡化功能，要求輸入文件采用最簡與或式的邏輯描述方式；同學(xué)自行學(xué)習(xí)GAL例題。GAL器件仍然存在著以下問題：時鐘必須共用；或的乘積項最多只有8個；GAL器件的規(guī)模小，達不到在單片內(nèi)集成一個數(shù)字系統(tǒng)的要求；盡管GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。7-5 高密度高密度可編程邏輯器件可編程邏輯器件HDPLD原理及應(yīng)用原理及應(yīng)用 HDPLD（High Density Programmable Logic Device）

45、在單片芯片內(nèi)可以集成成千上萬個等效門，因此在單片高密度可編程邏輯器件內(nèi)集成數(shù)字電路系統(tǒng)成為可能。 HDPLD器件在結(jié)構(gòu)上仍延續(xù)GAL的結(jié)構(gòu)原理，因而還是電擦寫、電編程的EPLD器件。一、在系統(tǒng)編程芯片一、在系統(tǒng)編程芯片EPM7128SEPM7128S的基本結(jié)構(gòu)的基本結(jié)構(gòu)在系統(tǒng)編程芯片EPM7128S是Altera公司生產(chǎn)的高密度、高性能CMOS可編程邏輯器件之一，下圖是PLCC封裝84端子的引腳圖它有4個直接輸入（INPUT）TMS、TDI、TDO和TCK是在系統(tǒng)編程引腳64個I/O引腳下圖是EPM7128S器件結(jié)構(gòu)圖：由8個相似的邏輯陣列塊（Logic Array Block,LAB）、一個

46、可編程內(nèi)連矩陣（PIA）和多個輸入/輸出控制塊(I/O Block)組成。二、二、EPM7128SEPM7128S的特點的特點（一）高集成密度;（二）速度高、低功耗、抗噪聲容限較大;（三）在系統(tǒng)編程能力;（四）可測試性能力;（五）線或功能;（六）異步時鐘、異步清除功能;（七）單片多系統(tǒng)能力；（八）很強的加密能力7-6 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGA 前面討論的可編程邏輯器件基本組成部分是與陣列、或陣列和輸出電路。再加上觸發(fā)器則可實現(xiàn)時序電路 本節(jié)介紹的FPGA（Field Programmable Gate Array）不像PLD那樣受結(jié)構(gòu)的限制，它可以靠門與門的連接來實現(xiàn)任何復(fù)雜的

47、邏輯電路，更適合實現(xiàn)多級邏輯功能。 陸續(xù)推出了新型的現(xiàn)場可編程門陣列FPGA。功能更加豐富，具有基本邏輯門電路、傳輸外部信號的輸入/輸出電路和可編程內(nèi)連資源之外，還具有很高的密度等等。一、現(xiàn)場可編程門陣列一、現(xiàn)場可編程門陣列FPGAFPGA結(jié)構(gòu)結(jié)構(gòu) FPGA的編程單元是基于靜態(tài)存儲器（SRAM）結(jié)構(gòu)，從理論上講，具有無限次重復(fù)編程的能力 下面介紹XILINX公司的XC4000E系列芯片，了解FPGA內(nèi)部各個模塊的功能，見下圖：可配置邏輯模塊CLB輸入/輸出模塊I/OB可編程連線PI編程開關(guān)矩陣PSM四、現(xiàn)場可編程門陣列四、現(xiàn)場可編程門陣列FPGAFPGA的特點的特點 （一）SRAM結(jié)構(gòu)：可以無限次編程，但它屬于易失性元件，掉電后芯片內(nèi)信息丟失；通電之后，要為FPGA重新配置邏輯，F(xiàn)PGA配置方式有七種，請讀者參考有關(guān)文獻。 （二）內(nèi)部連線結(jié)構(gòu)：HDPLD的信號匯