一種基于LVDS的高速串行數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)

1、一種基于lvds的高速串行數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)在某型雷達(dá)信號(hào)處理系統(tǒng)中，要求由上位機(jī)(一般pc)實(shí)時(shí)監(jiān)控雷達(dá)系統(tǒng)狀態(tài)并采集信號(hào)處理機(jī)的關(guān)鍵變量，這就要求在處理機(jī)與上位機(jī)之間建立實(shí)時(shí)牢靠的銜接。同時(shí)，上位機(jī)也能對(duì)信號(hào)處理板舉行控制，完成諸如處理機(jī)復(fù)位、程序動(dòng)態(tài)加載等功能。試驗(yàn)中，處理機(jī)和上位機(jī)之間的數(shù)據(jù)傳輸距離不小于8m。在這種前提下，計(jì)算機(jī)上現(xiàn)有的串口、并口明顯不能滿足要求，而20接口工作在高速模式時(shí)傳輸距離惟獨(dú)3m，其它諸如以太網(wǎng)傳輸?shù)膶?shí)時(shí)性難于滿足要求，光纖通道傳輸?shù)臉?gòu)建成本又太高。基于此，本文提出了一種采納lvds高速串行技術(shù)的傳輸計(jì)劃。數(shù)據(jù)傳輸系統(tǒng)計(jì)劃因?yàn)橄到y(tǒng)要求傳輸距離大于8m，需采納平

2、衡電纜。對(duì)于兩端lvds接口，可以采納asic和兩種方式實(shí)現(xiàn)。因?yàn)楣旧a(chǎn)的virtex-ii系列fpga挺直支持lvds電平標(biāo)準(zhǔn)，本系統(tǒng)采納xc2v250實(shí)現(xiàn)，這不僅省去了專用lvds電平轉(zhuǎn)換芯片，節(jié)約了成本，而且可以將系統(tǒng)中其它控制規(guī)律集成在單個(gè)fpga芯片內(nèi)，從而降低了設(shè)計(jì)的難度，提高了系統(tǒng)的集成度和牢靠性。另外，收發(fā)接口規(guī)律采納fpga，可以在用法過(guò)程中按照需要重新配置傳輸方向，以動(dòng)態(tài)地轉(zhuǎn)變收發(fā)通道的數(shù)目，大大增加了系統(tǒng)的可重構(gòu)能力。囫圇數(shù)據(jù)傳輸系統(tǒng)框圖1所示。因?yàn)閿?shù)據(jù)傳輸是雙向的，信號(hào)處理板和pci板都有并串轉(zhuǎn)換發(fā)送模塊和串并轉(zhuǎn)換接收模塊(均在fpga內(nèi)實(shí)現(xiàn))，兩塊板卡通過(guò)平衡電纜銜

3、接。此外，在信號(hào)處理板上，dsp處理機(jī)通過(guò)外部總線向fpga發(fā)送緩存區(qū)內(nèi)寫入數(shù)據(jù)，fpga通過(guò)dsp的主機(jī)口完成與dsp存儲(chǔ)空間的數(shù)據(jù)交換。在pci板上，fpga通過(guò)pci控制器和主機(jī)舉行數(shù)據(jù)交換。系統(tǒng)工作原理可表述如下：dsp處理機(jī)將處理結(jié)果通過(guò)外部總線輸出到fpga緩沖存儲(chǔ)器內(nèi)，在fpga內(nèi)完成數(shù)據(jù)的并串轉(zhuǎn)換，并通過(guò)lvds串行接口發(fā)送出去。數(shù)據(jù)通過(guò)平衡電纜傳輸至上位機(jī)接收卡。在上位機(jī)接收卡內(nèi)，數(shù)據(jù)經(jīng)串并轉(zhuǎn)換后，送至pci接口控制。上位機(jī)輸出數(shù)據(jù)到dsp處理板的過(guò)程則相反。因?yàn)橄到y(tǒng)要求數(shù)據(jù)傳輸上行數(shù)據(jù)率小于下行數(shù)據(jù)率，設(shè)計(jì)中上行數(shù)據(jù)傳輸通道數(shù)為1，下行數(shù)據(jù)通道數(shù)是4。在傳輸距離大于8m的狀

4、況下，實(shí)際單通道數(shù)據(jù)傳輸速率達(dá)到264mbps。lvds并串轉(zhuǎn)換實(shí)現(xiàn)因?yàn)閒pga是通過(guò)dsp處理機(jī)的外部總線獲得數(shù)據(jù)的，其數(shù)據(jù)形式是并行的，所以發(fā)送前應(yīng)將其轉(zhuǎn)換為串行比特流。fpga內(nèi)實(shí)現(xiàn)并串轉(zhuǎn)換和串行發(fā)送功能的模塊hstx的原理框圖2所示。由圖2可以看出，該模塊有3個(gè)輸入信號(hào)。分離為時(shí)鐘輸入clk、幀同步信號(hào)tfr和并行數(shù)據(jù)tch17：0。其中，clk頻率為33mhz，經(jīng)過(guò)數(shù)字時(shí)鐘管理器(dcm)鎖相倍頻后得到串行模塊內(nèi)部時(shí)鐘clk1x(33mhz)、clk4xr(33×4=132mhz)和clk4xf(33×4=132mhz)，其中clk4xr與clk4xf反相，與cl

5、k1x同相。輸出為三組差分信號(hào)，分離為串行數(shù)據(jù)tch1p：n、串行時(shí)鐘tclkp：n和串行幀同步信號(hào)tfrp：n。輸入時(shí)鐘clk信號(hào)升高沿有效，時(shí)鐘升高沿時(shí)，若幀同步信號(hào)為高電平，則鎖存輸入數(shù)據(jù)tch17：o，延時(shí)一個(gè)時(shí)鐘周期開(kāi)頭發(fā)送。輸出的發(fā)送時(shí)鐘tclkp：n為132mhz，雙沿有效。輸出串行數(shù)據(jù)采納小終端模式，數(shù)據(jù)低位lsb在前，幀同步信號(hào)tfrp：n輸出比特序列11110000，用于供接收端同步。2所示，串行發(fā)送模塊主要由load_gen、out_data、out_fr、out_clk4個(gè)模塊組成。load_gen模塊用來(lái)產(chǎn)生并串轉(zhuǎn)換時(shí)加載數(shù)據(jù)的選通脈沖。out_data模塊采納移位寄

6、存器實(shí)現(xiàn)數(shù)據(jù)并串轉(zhuǎn)換。而out_fr和out_clk模塊分離用來(lái)產(chǎn)生串行幀同步信號(hào)和串行時(shí)鐘信號(hào)。這些模塊均用法硬件描述語(yǔ)言設(shè)計(jì)完成。lvds傳輸電路設(shè)計(jì)因?yàn)閘vds總線的傳輸速率達(dá)到264mbps，對(duì)pcb布線等方面要求特殊高。本文利用高速電路分析工具 graphics公司的hyperlynx，對(duì)lvds傳輸電路舉行了仿真設(shè)計(jì)，包含傳輸線阻抗設(shè)計(jì)、端接匹配、差分信號(hào)布線。同時(shí)考慮了接插件和傳輸電纜的挑選對(duì)數(shù)據(jù)傳輸?shù)挠绊憽vds信號(hào)的擺幅惟獨(dú)350mv，為驅(qū)動(dòng)的差分信號(hào)工作方式，最長(zhǎng)的傳輸距離可以達(dá)到10m以上。為了確保信號(hào)在傳輸線中傳揚(yáng)時(shí)，不受反射信號(hào)的影響，lvds信號(hào)要求傳輸線阻抗受控

7、，差分阻抗為100。本系統(tǒng)應(yīng)用中，利用高速電路仿真分析工具，通過(guò)合理的設(shè)置層疊厚度和介質(zhì)參數(shù)，調(diào)節(jié)走線的線寬和線間距，計(jì)算出單線和差分阻抗結(jié)果，來(lái)達(dá)到阻抗控制的目的。 lvds信號(hào)的拓?fù)淇梢允屈c(diǎn)到點(diǎn)單向，點(diǎn)到點(diǎn)雙向或總線型(multidrop)。無(wú)論哪種應(yīng)用，都需要在接收端舉行端接匹配。匹配阻抗值等于差分阻抗，典型值為100。匹配在這里主要起到汲取負(fù)載反射信號(hào)的作用，因此，要求距離接收端盡量逼近。在本系統(tǒng)中，利用fpga片內(nèi)的數(shù)控阻抗(digitally controlled impedance)，挺直配置fpga內(nèi)部端接阻抗值，在fpga內(nèi)部實(shí)現(xiàn)端接匹配。這樣做不僅可以便利修改端接阻抗值大小

8、，使端接電阻很好地匹配，而且端接電阻與接收端十分逼近。差分信號(hào)的布線是囫圇傳輸電路設(shè)計(jì)的難點(diǎn)。普通來(lái)說(shuō)，根據(jù)阻抗設(shè)計(jì)規(guī)章舉行差分信號(hào)布線，就可以確保lvds信號(hào)質(zhì)量。在實(shí)際布線當(dāng)中，lvds差分信號(hào)布線應(yīng)遵循以下原則：1、差分對(duì)應(yīng)當(dāng)盡可能地短、走直線、削減布線中的過(guò)孔數(shù)，差分對(duì)內(nèi)的信號(hào)線間距必需保持全都，避開(kāi)差分對(duì)布線太長(zhǎng)，浮現(xiàn)太多的拐彎。2、差分對(duì)與差分對(duì)之間應(yīng)當(dāng)保證10倍以上的差分對(duì)間距，削減線間串?dāng)_。須要時(shí)，在差分對(duì)之間放置隔離用的接地過(guò)孔。3、lvds差分信號(hào)不行以跨平面分割。盡管兩根差分信號(hào)互為回流路徑，跨分割不會(huì)割斷信號(hào)的回流，但由于缺少參考平面而導(dǎo)致阻抗的不延續(xù)。4、盡量避開(kāi)用法

9、層間差分信號(hào)。在pcb板的實(shí)際加工過(guò)程中，因?yàn)閷盈B之間的層壓對(duì)準(zhǔn)精度大大低于同層蝕刻精度，以及層壓過(guò)程中的介質(zhì)流失，層間差分信號(hào)不能保證差分線之間間距等于介質(zhì)厚度，因此會(huì)造成層間差分對(duì)的差分阻抗變幻。因此建議盡量用法同層內(nèi)的差分。5在設(shè)計(jì)阻抗時(shí)，盡量設(shè)計(jì)成緊耦合方式，即差分對(duì)線間距小于或等于線寬。此外，在lvds傳輸電路設(shè)計(jì)當(dāng)中應(yīng)該選用適合差分信號(hào)的高速接插件，一方面，接插件的特征參數(shù)能夠與lvds信號(hào)阻抗匹配，通過(guò)接插件的信號(hào)畸變很??；另一方面，能夠提供足夠的布線空間，設(shè)計(jì)pcb走線寬度和間距。例如amp公司的zpack hs3系列接插件，在電氣性能方面，比較適合高速lvds信號(hào)互連。本系統(tǒng)采納平衡電纜實(shí)現(xiàn)長(zhǎng)距離傳輸，然而，因?yàn)閘vds特別的阻抗匹配要求和極低的時(shí)序偏置要求，傳統(tǒng)的電纜不能用于lvds數(shù)據(jù)傳輸。實(shí)驗(yàn)證明雙絞線電纜性能最優(yōu)。短距離(大約05m)應(yīng)用時(shí)cat3平衡雙絞線電纜效果