第2章FPGACPLD結(jié)構(gòu)與應(yīng)用

1、1 2022-1-3可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)12 2022-1-32.1 PLD概述2.2 簡單PLD工作原理2.3 CPLD結(jié)構(gòu)與工作原理2.4 FPGA結(jié)構(gòu)與工作原理2.5 FPGA/CPLDFPGA/CPLD測試技術(shù)2.6 FPGA/CPLDFPGA/CPLD產(chǎn)品概述產(chǎn)品概述2.7 CPLD/FPGA編程與配置可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)2.8 基于FPGA/CPLD的EDA開發(fā)流程第第2 2章章 23 2022-1-32.1 可編程邏輯器件（可編程邏輯器件（PLDPLD）概述）概述1. 按可編程部位分類：按可編程部位分類：PROMPr

2、ogrammable Read Only Memory 可編程只讀存儲(chǔ)器PLAProgrammable Logic Array 可編程邏輯陣列 PALProgrammable Array Logic 可編程陣列邏輯GALGeneric Array Logic 通用陣列邏輯輸輸入入緩沖緩沖電路電路與與陣陣列列或或陣陣列列輸出輸出緩沖緩沖電路電路輸輸入入輸輸出出2.1.1 2.1.1 簡單簡單PLDPLD器件結(jié)構(gòu)器件結(jié)構(gòu)可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)2.1.2 PLD2.1.2 PLD器件分類器件分類34 2022-1-3CPLD Complex Programmable L

3、ogic Device 復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件FPGA Field Programmable Gate Array 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列2. 2. 按按集成度分類：按按集成度分類： 可編程邏輯器件（PLD） 簡單PLD 復(fù)雜PLD PROM PAL PLA GAL CPLD FPGA 500門以下門以下2.1 可編程邏輯器件（可編程邏輯器件（PLDPLD）概述）概述可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)4 2022-1-32.2 2.2 簡單簡單PLDPLD原理原理2.2.1 2.2.1 邏輯原件符號(hào)表示邏輯原件符號(hào)表示 1 1、邏輯元件符號(hào)表示、邏輯元

4、件符號(hào)表示可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)5 2022-1-3可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)2.2 2.2 簡單簡單PLDPLD原理原理2.2.1 2.2.1 邏輯原件符號(hào)表示邏輯原件符號(hào)表示6 2022-1-3可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)2.2 2.2 簡單簡單PLDPLD原理原理2.2.1 2.2.1 邏輯原件符號(hào)表示邏輯原件符號(hào)表示7 2022-1-3常用符號(hào)常用符號(hào)可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)2.2 2.2 簡單簡單PLDPLD原理原理2.2.1 2.2.1 邏輯原件符號(hào)表示邏輯原件符號(hào)表示2.2

5、 2.2 簡單簡單PLDPLD原理原理2.2.1 2.2.1 邏輯原件符號(hào)表示邏輯原件符號(hào)表示8 2022-1-3可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)2.2 2.2 簡單簡單PLDPLD原理原理2.2.1 2.2.1 邏輯原件符號(hào)表示邏輯原件符號(hào)表示9 2022-1-3PLDPLD中或陣列表示中或陣列表示可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)124F=Y+Y +Y2.2 2.2 簡單簡單PLDPLD原理原理2.2.1 2.2.1 邏輯原件符號(hào)表示邏輯原件符號(hào)表示10 2022-1-32.2.2 2.2.2 PROMPROM結(jié)構(gòu)原理結(jié)構(gòu)原理地 址譯 碼 器存 儲(chǔ) 單

6、 元陣 列0A1A1nA0W1W1pW0F1F1mFnp2地址譯碼器：地址譯碼器：用于完成用于完成PROMPROM存儲(chǔ)陣列的行選擇。存儲(chǔ)陣列的行選擇。PROMPROM器件組成器件組成：地址譯碼器地址譯碼器 + 存儲(chǔ)單元陣列存儲(chǔ)單元陣列 + 輸出緩沖輸出緩沖不可編程不可編程2.2 2.2 簡單簡單PLDPLD原理原理其邏輯函數(shù)是：其邏輯函數(shù)是：右式可看成是邏輯與運(yùn)算，所以右式可看成是邏輯與運(yùn)算，所以可將可將PROMPROM地址譯碼器看成是一個(gè)地址譯碼器看成是一個(gè)與陣列與陣列與陣列與陣列可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)11地 址譯 碼 器存 儲(chǔ) 單 元陣 列0A1A1nA0W1

7、W1pW0F1F1mFnp2存儲(chǔ)單元陣列：存儲(chǔ)單元陣列：存放數(shù)據(jù)，輸出函數(shù)。存放數(shù)據(jù)，輸出函數(shù)。F0=Cp-1,0Wp-1+C1,0W1+C0,0W0F1=Cp-1,1Wp-1+C1,0,1W1+C0,1W0Fm-1=Cp-1,m-1Wp-1+C1,m-1W1+C0,m-1W0其中，其中，C Ci,j i,j 是系數(shù)，可取是系數(shù)，可取0 0、1 1。 可見，可見，PROMPROM可以表示為：可以表示為：固定與陣列固定與陣列和和可編程或陣列可編程或陣列兩個(gè)陣列。兩個(gè)陣列。PROMPROM器件組成器件組成：地址譯碼器地址譯碼器 + 存儲(chǔ)單元陣列存儲(chǔ)單元陣列 + 輸出緩沖輸出緩沖左式可看成是邏輯或運(yùn)

8、算，左式可看成是邏輯或運(yùn)算，所以可將所以可將PROMPROM存儲(chǔ)矩陣看存儲(chǔ)矩陣看成是一個(gè)成是一個(gè)或陣列或陣列2.2.2 2.2.2 PROMPROM結(jié)構(gòu)原理結(jié)構(gòu)原理2.2 2.2 簡單簡單PLDPLD原理原理12與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F與陣列與陣列或陣列或陣列兩位輸出兩位輸出可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)兩位地址兩位地址2.2.2 2.2.2 PROMPROM結(jié)構(gòu)原理結(jié)構(gòu)原理2.2 2.2 簡單簡單PLDPLD原理原理1314100110021310WA AWA AWA AWAA= = = = =0123WWWW01010110FA

9、AA AFA A= =+ += =問題：問題：與陣列是全譯碼，產(chǎn)生了全部最與陣列是全譯碼，產(chǎn)生了全部最小項(xiàng)，而在實(shí)際應(yīng)用時(shí)，絕大多數(shù)組合小項(xiàng)，而在實(shí)際應(yīng)用時(shí)，絕大多數(shù)組合邏輯函數(shù)并不需要所有的最小項(xiàng)。邏輯函數(shù)并不需要所有的最小項(xiàng)。PROMPROM器件組成器件組成 可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)2.2.2 2.2.2 PROMPROM結(jié)構(gòu)原理結(jié)構(gòu)原理2.2 2.2 簡單簡單PLDPLD原理原理15 2022-1-3與陣列（可編程）或陣列（可編程）0A1A1A1A0A0A1F0F使與陣列和或陣列都可編程使與陣列和或陣列都可編程2.2.3 2.2.3 PLAPLA結(jié)構(gòu)原理結(jié)構(gòu)原

10、理 任何組合邏輯函數(shù)都可以任何組合邏輯函數(shù)都可以化成化成與或表達(dá)式與或表達(dá)式。 任何組合函數(shù)都可以采用任何組合函數(shù)都可以采用PLAPLA來實(shí)現(xiàn)來實(shí)現(xiàn)。新的問題：新的問題： PLA PLA的兩個(gè)陣列可編程，導(dǎo)的兩個(gè)陣列可編程，導(dǎo)致軟件算法過于復(fù)雜，且器件致軟件算法過于復(fù)雜，且器件的運(yùn)行速度下降。的運(yùn)行速度下降。使與陣列可編，或陣列固定使與陣列可編，或陣列固定?？删幊踢壿嬈骷翱删幊踢壿嬈骷癊DAEDA技術(shù)技術(shù)2.2.2 2.2.2 PROMPROM結(jié)構(gòu)原理結(jié)構(gòu)原理2.2 2.2 簡單簡單PLDPLD原理原理161718 2022-1-32.2.3 2.2.3 PALPAL結(jié)構(gòu)原理結(jié)構(gòu)原理0A1

11、A1F0F0A1A1F0F2.2 2.2 簡單簡單PLDPLD原理原理可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)第第2 2章章 19 2022-1-3PAL16V8PAL16V8結(jié)構(gòu)結(jié)構(gòu)11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619 I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618 I/O61CLK/I02I13I2078150 34 78121115 1619 2023 2427 2831允許輸出端再饋入下一個(gè)與陣列允許輸

12、出端再饋入下一個(gè)與陣列。問題：問題：熔絲型，使用不便熔絲型，使用不便可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)可以實(shí)現(xiàn)時(shí)序系統(tǒng)?？梢詫?shí)現(xiàn)時(shí)序系統(tǒng)。2.2 2.2 簡單簡單PLDPLD原理原理20可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù) 2022-1-3第第2 2章章 可編程邏輯器件可編程邏輯器件OLMCOutput Logic Macro Cell 輸出邏輯宏單元輸出邏輯宏單元邏輯宏單元邏輯宏單元輸入輸入/輸出口輸出口輸入口輸入口時(shí)鐘信時(shí)鐘信號(hào)輸入號(hào)輸入三態(tài)控制三態(tài)控制可編程與陣列可編程與陣列固定或陣列固定或陣列GAL16V.5 GALGAL結(jié)構(gòu)原理結(jié)構(gòu)

13、原理21(1)(1)寄存器模式寄存器模式寄存器輸出結(jié)構(gòu)：寄存器輸出結(jié)構(gòu)：異或門輸出經(jīng)異或門輸出經(jīng)D觸觸發(fā)器至三態(tài)門，觸發(fā)器的時(shí)鐘端發(fā)器至三態(tài)門，觸發(fā)器的時(shí)鐘端CLK連公共引腳，三態(tài)門的使能端連公共連公共引腳，三態(tài)門的使能端連公共OE引腳，信號(hào)反饋來自觸發(fā)器。引腳，信號(hào)反饋來自觸發(fā)器。寄存器模式組合雙向輸出結(jié)構(gòu)：寄存器模式組合雙向輸出結(jié)構(gòu)：輸輸出三態(tài)門受控，輸出反饋至本單元，出三態(tài)門受控，輸出反饋至本單元，組合輸出無觸發(fā)器。組合輸出無觸發(fā)器。輸出邏輯宏單元輸出邏輯宏單元OLMCOLMC有三種輸出模式。有三種輸出模式。寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)寄存器模式組合雙向輸出結(jié)構(gòu)寄存器模式組合雙向輸出結(jié)構(gòu)

14、有兩種輸出結(jié)構(gòu)有兩種輸出結(jié)構(gòu)可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)2.2.5 GAL結(jié)構(gòu)原理結(jié)構(gòu)原理22 (2)(2)復(fù)合模式復(fù)合模式輸出邏輯宏單元輸出邏輯宏單元OLMCOLMC有三種輸出模式。有三種輸出模式。有兩種輸出結(jié)構(gòu)有兩種輸出結(jié)構(gòu)組合輸出結(jié)構(gòu)組合輸出結(jié)構(gòu)組合輸出雙向口結(jié)構(gòu)組合輸出雙向口結(jié)構(gòu)組合輸出雙向口結(jié)構(gòu)：組合輸出雙向口結(jié)構(gòu)：大致與寄存大致與寄存器模式下組合輸出雙向結(jié)構(gòu)相同，器模式下組合輸出雙向結(jié)構(gòu)相同，區(qū)別是引腳區(qū)別是引腳CLKCLK、OEOE在寄存器模式下在寄存器模式下為專用引腳，不可它用。為專用引腳，不可它用。組合輸出結(jié)構(gòu)：組合輸出結(jié)構(gòu)：無反饋，其他組合無反饋，其

15、他組合輸出雙向口結(jié)構(gòu)。輸出雙向口結(jié)構(gòu)?？删幊踢壿嬈骷翱删幊踢壿嬈骷癊DAEDA技術(shù)技術(shù)2.2.5 GAL結(jié)構(gòu)原理結(jié)構(gòu)原理23可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)反饋輸入結(jié)構(gòu)：反饋輸入結(jié)構(gòu)：輸出三態(tài)門被禁止，輸出三態(tài)門被禁止，該單元的該單元的“與與- -或或”陣列無輸出功陣列無輸出功能，但可作為相鄰單元的信號(hào)反饋能，但可作為相鄰單元的信號(hào)反饋輸入端。輸入端。輸出反饋結(jié)構(gòu)：輸出反饋結(jié)構(gòu)：輸出三態(tài)門被恒定輸出三態(tài)門被恒定打開，該單元的打開，該單元的“與與- -或或”陣列具陣列具有輸出功能，也具有反饋結(jié)構(gòu)。有輸出功能，也具有反饋結(jié)構(gòu)。輸出結(jié)構(gòu)：輸出結(jié)構(gòu)：其輸出反饋結(jié)構(gòu)類同，其輸出反

16、饋結(jié)構(gòu)類同，但單元的反饋無效。但單元的反饋無效。 (3)(3)簡單模式簡單模式輸出邏輯宏單元輸出邏輯宏單元OLMCOLMC有三種輸出模式。有三種輸出模式。有三種輸出結(jié)構(gòu)有三種輸出結(jié)構(gòu)2.2.5 GAL結(jié)構(gòu)原理結(jié)構(gòu)原理24 2022-1-3 2.3 C 2.3 CPLDPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理CPLDCPLD結(jié)構(gòu)結(jié)構(gòu)CPLDCPLD中一般包含三個(gè)主要部分：中一般包含三個(gè)主要部分： 邏輯陣列塊邏輯陣列塊-LAB-LAB 可編程連線陣列可編程連線陣列PIAPIA I/OI/O控制塊控制塊MAX3000A的結(jié)構(gòu)的結(jié)構(gòu)2.3.1邏輯陣列塊（邏輯陣列塊（LABLAB） 每個(gè)每個(gè)LABLAB由由1

17、616個(gè)個(gè)宏單元宏單元陣列組成，陣列組成， 多個(gè)多個(gè)LABLAB通過可編程連線陣列（通過可編程連線陣列（PIAPIA）和全局總線連接在一起，全局總線和全局總線連接在一起，全局總線由所有的專用輸入、由所有的專用輸入、I/OI/O引腳和宏單引腳和宏單元饋給信號(hào)。元饋給信號(hào)。可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)25宏單元宏單元可以被單獨(dú)配置為可以被單獨(dú)配置為時(shí)序邏輯時(shí)序邏輯和和組合邏輯組合邏輯工作方式。工作方式。 邏輯陣列邏輯陣列 宏單元由三個(gè)功能模塊組成：宏單元由三個(gè)功能模塊組成： 乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣 可編程寄存器可編程寄存器可編程邏輯器件及可編程邏輯器件及EDAEDA技

18、術(shù)技術(shù)2.3 C2.3 CPLDPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理26可配置可配置寄存器寄存器編程編程單元單元 2022-1-3PRNCLRNENA邏輯陣列全局清零共享邏輯擴(kuò) 展 項(xiàng)清零時(shí)鐘清零選擇寄 存 器旁路并行擴(kuò) 展 項(xiàng)通往 I/O模塊通往 PIA乘積項(xiàng)選擇矩陣來自 I/O引腳全局時(shí)鐘QDEN來自來自 PIA的的 36個(gè)信號(hào)個(gè)信號(hào)快速輸入選擇快速輸入選擇2MAX3000A的宏單元結(jié)構(gòu)的宏單元結(jié)構(gòu)2.3 C2.3 CPLDPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理時(shí)鐘時(shí)鐘/ /使能使能選擇選擇2.2 可編程連線陣列（可編程連線陣列（PIAPIA）PIAPIA把器件中任一信號(hào)源連接

19、到其目的地，所有把器件中任一信號(hào)源連接到其目的地，所有MAXMAX3 3000A000A的專用輸入、的專用輸入、I/OI/O引腳和宏單元輸出均饋送到引腳和宏單元輸出均饋送到PIAPIA，PIAPIA可可把這些信號(hào)送到器件內(nèi)的各個(gè)地方，完成特定任務(wù)。把這些信號(hào)送到器件內(nèi)的各個(gè)地方，完成特定任務(wù)。 圖示了圖示了PIAPIA的信號(hào)是如何布線到的信號(hào)是如何布線到LABLAB的。的。到LABPIA 信號(hào)可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)2.3 C2.3 CPLDPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理編程編程單元單元2.3 I/O I/O控制塊控制塊 輸入輸出控制單元是內(nèi)輸

20、入輸出控制單元是內(nèi)部信號(hào)到部信號(hào)到I/OI/O引腳的接口部分，引腳的接口部分，可控制可控制I/OI/O引腳單獨(dú)地配置為引腳單獨(dú)地配置為輸入、輸出或雙向工作方式。輸入、輸出或雙向工作方式。 圖示，所有圖示，所有I/OI/O引腳都有一引腳都有一個(gè)三態(tài)緩沖器。當(dāng)三態(tài)緩沖器個(gè)三態(tài)緩沖器。當(dāng)三態(tài)緩沖器的控制端接到地時(shí)，其輸出為的控制端接到地時(shí)，其輸出為高阻態(tài)，此時(shí)高阻態(tài)，此時(shí)I/OI/O引腳可作專引腳可作專用輸入引腳，用輸入引腳，當(dāng)接高電平時(shí)，輸出使能有效。當(dāng)接高電平時(shí)，輸出使能有效。 可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)2.3 C2.3 CPLDPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理數(shù)據(jù)選

21、擇器選擇一路作為控制使能信號(hào)。數(shù)據(jù)選擇器選擇一路作為控制使能信號(hào)。MAX3000AMAX3000A系列器件的系列器件的I/OI/O控制塊控制塊292.4 FPGA2.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理.1 FPGA FPGA分類分類 從邏輯功能塊結(jié)構(gòu)上分類，可分為：從邏輯功能塊結(jié)構(gòu)上分類，可分為： 大部分大部分FPGAFPGA采用基于采用基于SRAM(SRAM(靜態(tài)隨機(jī)存儲(chǔ)器靜態(tài)隨機(jī)存儲(chǔ)器) )的查找表邏輯的查找表邏輯形成結(jié)構(gòu)。形成結(jié)構(gòu)。查找表查找表Look Up TableLook Up Table（LUTLUT），），是可編程最小邏輯單元。是可編程最小邏輯單元。 二二

22、 查找表單元結(jié)構(gòu)查找表單元結(jié)構(gòu)查找表LUT輸入1輸入2輸入3輸入4輸出 一個(gè)一個(gè)N N輸入的輸入的LUTLUT可以實(shí)現(xiàn)可以實(shí)現(xiàn)N N個(gè)輸個(gè)輸入變量的任何邏輯功能入變量的任何邏輯功能?？删幊踢壿嬈骷翱删幊踢壿嬈骷癊DAEDA技術(shù)技術(shù)查找表結(jié)構(gòu)查找表結(jié)構(gòu)多路開關(guān)結(jié)構(gòu)多路開關(guān)結(jié)構(gòu)多級(jí)與非門結(jié)構(gòu)多級(jí)與非門結(jié)構(gòu) 300000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器.2 查找表單元結(jié)構(gòu)查找表單元結(jié)構(gòu)四輸入四輸入16161 1RAMRAM可編程邏輯器件及可編程邏輯器件及EDAEDA技術(shù)技術(shù)2.4 FPGA2.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理

23、 一個(gè)四輸入的一個(gè)四輸入的LUTLUT可以實(shí)現(xiàn)四個(gè)輸入變量的任意邏輯函數(shù)可以實(shí)現(xiàn)四個(gè)輸入變量的任意邏輯函數(shù)。312.4.3 Cyclone III2.4.3 Cyclone III系列器件的系列器件的結(jié)構(gòu)與原理結(jié)構(gòu)與原理 2.4 FPGA2.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理IEIE是是Cyclone III FPGACyclone III FPGA器件的最基本的可編程單器件的最基本的可編程單元元322.4 FPGA2.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理2.4.3 Cyclone III2.4.3 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 332.4 FPGA

24、2.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理2.4.3 Cyclone III2.4.3 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 342.4 FPGA2.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理2.4.3 Cyclone III2.4.3 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 352.4 FPGA2.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理2.4.3 Cyclone III2.4.3 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 362.4 FPGA2.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理2.4.3 Cyclone III

25、2.4.3 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 372.4 FPGA2.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理2.4.3 Cyclone III2.4.3 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 382.4 FPGA2.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理2.4.3 Cyclone III2.4.3 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 392.2.5 5 硬件測試硬件測試2.5.1 2.5.1 內(nèi)部邏輯測試內(nèi)部邏輯測試 2.5.2 JTAG2.5.2 JTAG邊界掃描測試邊界掃描測試 JTAGJTAGJoin

26、t Test Action GroupJoint Test Action Group聯(lián)合聯(lián)合測試行動(dòng)組。測試行動(dòng)組。測試引線間隔致密的電路板上集成電路芯片的能力。測試引線間隔致密的電路板上集成電路芯片的能力。 大多數(shù)大多數(shù)CPLD/FPGACPLD/FPGA廠家的器件遵守廠家的器件遵守IEEEIEEE規(guī)范，并為輸入引規(guī)范，并為輸入引腳和輸出引腳以及專用引腳提供了邊界掃描測試腳和輸出引腳以及專用引腳提供了邊界掃描測試(Board Scan (Board Scan TestTest，BST)BST)的能力。的能力。402.2.5 5 硬件測試硬件測試2.5.2 JTAG2.5.2 JTAG邊界掃描

27、測試邊界掃描測試 412.2.5 5 硬件測試硬件測試2.5.2 JTAG2.5.2 JTAG邊界掃描測試邊界掃描測試 在芯片內(nèi)部核心邏輯電路與在芯片內(nèi)部核心邏輯電路與I/OI/O腳間都增腳間都增加了寄存器電路，通過將這些加了寄存器電路，通過將這些I/OI/O上的寄上的寄存器連接起來，可以將測試數(shù)據(jù)串行輸入存器連接起來，可以將測試數(shù)據(jù)串行輸入到被測單元，并從相應(yīng)端口串行讀出。測到被測單元，并從相應(yīng)端口串行讀出。測試關(guān)鍵邏輯。試關(guān)鍵邏輯?？梢詫?shí)現(xiàn)三方面測試可以實(shí)現(xiàn)三方面測試 1 1 芯片級(jí)測試；芯片級(jí)測試； 2 2 板級(jí)板級(jí)測試；測試； 3 3 系統(tǒng)級(jí)系統(tǒng)級(jí)測試。測試。422.2.5 5 硬件測

28、試硬件測試2.5.2 JTAG2.5.2 JTAG邊界掃描測試邊界掃描測試 涉及涉及的端的端口：口：TCLKTCLK、TMSTMS、TDITDI、TDOTDO、TRSTTRST43 TRSE TRSE（測試復(fù)位端口）（測試復(fù)位端口）2 2 端口說明端口說明 TMS TMS（Test Mode Select,Test Mode Select,測試模式選擇端口）測試模式選擇端口） TDI TDI（Test Data In,Test Data In,測試數(shù)據(jù)輸入端口）測試數(shù)據(jù)輸入端口） TDO TDO（Test Data Out,Test Data Out,測試數(shù)據(jù)輸出端口）測試數(shù)據(jù)輸出端口） 當(dāng)器

29、件工作在當(dāng)器件工作在JTAG BST模式時(shí)，使用四個(gè)模式時(shí)，使用四個(gè)I/O引腳和一個(gè)引腳和一個(gè)可選引腳可選引腳TRST作為作為JTAG引腳。引腳。 TCLK TCLK（Test Clock,Test Clock,測試時(shí)鐘端口）測試時(shí)鐘端口）442 2 端口說明端口說明 TDITDI：串行方式輸入數(shù)據(jù)。串行方式輸入數(shù)據(jù)。 一種是指令數(shù)據(jù)，送入指令寄存器，一種是指令數(shù)據(jù)，送入指令寄存器， 另一種是測試數(shù)據(jù)，輸入到相應(yīng)的邊界掃描寄存器中。另一種是測試數(shù)據(jù)，輸入到相應(yīng)的邊界掃描寄存器中。 TDOTDO：以串行方式輸出的數(shù)據(jù)有兩種。以串行方式輸出的數(shù)據(jù)有兩種。 一種是從指令寄存器移出來的指令，一種是從指

30、令寄存器移出來的指令， 另一種是從邊界掃描寄存器中移位出來的數(shù)據(jù)。另一種是從邊界掃描寄存器中移位出來的數(shù)據(jù)。 452 2 端口說明端口說明 TCLKTCLK：邊界掃描測試時(shí)鐘是獨(dú)立的，與核心邏輯時(shí)鐘無關(guān)，但邊界掃描測試時(shí)鐘是獨(dú)立的，與核心邏輯時(shí)鐘無關(guān)，但可以復(fù)用。可以復(fù)用。 TMS TMS：在測試過程中，在測試過程中，TMSTMS控制控制測試電路于數(shù)據(jù)捕獲、移位、測試電路于數(shù)據(jù)捕獲、移位、暫停等不同工作模式。暫停等不同工作模式。該信號(hào)在測試時(shí)鐘上升沿被采集數(shù)據(jù)，在非測試狀態(tài)下是高電平該信號(hào)在測試時(shí)鐘上升沿被采集數(shù)據(jù)，在非測試狀態(tài)下是高電平。463 TAP3 TAP控制器控制器 TAPTAP控制

31、器的作用是將串行輸入的控制器的作用是將串行輸入的TMSTMS信號(hào)進(jìn)行譯碼，使邊界掃信號(hào)進(jìn)行譯碼，使邊界掃描系統(tǒng)進(jìn)入相應(yīng)的測試模式，并產(chǎn)生所需的各控制信號(hào)。描系統(tǒng)進(jìn)入相應(yīng)的測試模式，并產(chǎn)生所需的各控制信號(hào)。 4 4 寄存器組寄存器組 JTAG BSTJTAG BST需要的寄存器：需要的寄存器： 指令寄存器指令寄存器用來決定進(jìn)行哪種測試或訪問數(shù)據(jù)寄存器操作。用來決定進(jìn)行哪種測試或訪問數(shù)據(jù)寄存器操作。 旁路寄存器旁路寄存器11位寄存器，提供位寄存器，提供TDITDI和和TDOTDO的最小通道。的最小通道。 標(biāo)志寄存器標(biāo)志寄存器其內(nèi)容有關(guān)該器件的版本號(hào)、型號(hào)、制造產(chǎn)商。其內(nèi)容有關(guān)該器件的版本號(hào)、型號(hào)、

32、制造產(chǎn)商。 邊界掃描寄存器邊界掃描寄存器由器件引腳上的所有邊界掃描單元構(gòu)成。由器件引腳上的所有邊界掃描單元構(gòu)成。47第2章 可編程邏輯器件2.5.2 2.5.2 邊界掃描測試標(biāo)準(zhǔn)邊界掃描測試標(biāo)準(zhǔn)IEEE1149.1IEEE1149.12.5 FPGA/CPLD2.5 FPGA/CPLD測試測試5 5 端口上端口上JTAG BSTJTAG BST與器件的關(guān)聯(lián)結(jié)構(gòu)與器件的關(guān)聯(lián)結(jié)構(gòu) JTAG BSTJTAG BST與器件與器件I/OI/O引腳關(guān)聯(lián)電路是：引腳關(guān)聯(lián)電路是：3 3位字寬的邊界掃描單元。位字寬的邊界掃描單元。 每個(gè)邊界掃描單元包括一套捕每個(gè)邊界掃描單元包括一套捕獲寄存器和一套更新寄存器。獲

33、寄存器和一套更新寄存器。 485.JTAG BST5.JTAG BST系統(tǒng)與系統(tǒng)與FPGAFPGA關(guān)聯(lián)結(jié)構(gòu)關(guān)聯(lián)結(jié)構(gòu)2.5.2 2.5.2 邊界掃描測試標(biāo)準(zhǔn)邊界掃描測試標(biāo)準(zhǔn)IEEE1149.1IEEE1149.12.5 FPGA/CPLD2.5 FPGA/CPLD測試測試第2章 可編程邏輯器件495.JTAG BST5.JTAG BST系統(tǒng)與系統(tǒng)與FPGAFPGA關(guān)聯(lián)結(jié)構(gòu)關(guān)聯(lián)結(jié)構(gòu)2.5.2 2.5.2 邊界掃描測試標(biāo)準(zhǔn)邊界掃描測試標(biāo)準(zhǔn)IEEE1149.1IEEE1149.12.5 FPGA/CPLD2.5 FPGA/CPLD測試測試第2章 可編程邏輯器件進(jìn)入邊界測試狀態(tài)時(shí)進(jìn)入邊界測試狀態(tài)時(shí)50選

34、擇命令模式時(shí)序選擇命令模式時(shí)序 TCKTCK（Test Clock,Test Clock,測試時(shí)鐘端口）測試時(shí)鐘端口） TMS TMS（Test Mode Select,Test Mode Select,測試模式選擇端口）測試模式選擇端口） TDI TDI（Test Data In,Test Data In,測試數(shù)據(jù)輸入端口）測試數(shù)據(jù)輸入端口） TDO TDO（Test Data Out,Test Data Out,測試數(shù)據(jù)輸出端口）測試數(shù)據(jù)輸出端口）上電后，上電后，TAPTAP處于復(fù)位狀態(tài)，處于復(fù)位狀態(tài)，BSTBST電路無效電路無效從從TMSTMS加數(shù)據(jù)，使加數(shù)據(jù)，使TAPTAP進(jìn)入相應(yīng)狀態(tài)

35、進(jìn)入相應(yīng)狀態(tài)51選擇命令模式時(shí)序選擇命令模式時(shí)序 TMSTMS端加數(shù)端加數(shù)據(jù)據(jù)移出移出IRIR初始化數(shù)據(jù)初始化數(shù)據(jù)保持低電平保持低電平，TAPTAP狀態(tài)不變狀態(tài)不變0 01 11 10 00 0TMSTMS端為高電平端為高電平522 2.6 .6 FPGA/CPLDFPGA/CPLD產(chǎn)品概述產(chǎn)品概述2.6.1 Lattice公司公司CPLD器件主要系列器件主要系列ispLSI器件系列器件系列ispLSI1000E系列ispLSI2000E/2000VL/200VE系列ispLSI5000V系列ispLSI 8000/8000V系列第2章 可編程邏輯器件2. ACEX系列FPGA3. FLEX系

36、列FPGA4. MAX系列CPLD2 2.6.2 Altera公司公司FPGAFPGA和和CPLDCPLD器件器件主要主要系列系列1. Stratix 系列FPGA2.6.3 Xilinx公司的公司的FPGAFPGA和和CPLDCPLD器件系列器件系列1. Virtex -4系列FPGA2. Spartan器件系列3. XC9500系列CPLD532.7 CPLD和和FPGA的編程與配置的編程與配置第2章 可編程邏輯器件（1 1）基于電可擦除存儲(chǔ)單元的）基于電可擦除存儲(chǔ)單元的EEPROMEEPROM或或FlashFlash技術(shù)。技術(shù)。（2 2）基于）基于SRAMSRAM查找表的編程單元。查找表

37、的編程單元。（3 3）基于一次性可編程反熔絲編程單元。）基于一次性可編程反熔絲編程單元。 目前常見的大規(guī)?？删幊踢壿嬈骷木幊坦に囉腥N：目前常見的大規(guī)?？删幊踢壿嬈骷木幊坦に囉腥N： CPLDCPLD中采用電可擦除存儲(chǔ)單元，一旦被編程，掉電后可以保中采用電可擦除存儲(chǔ)單元，一旦被編程，掉電后可以保存。存。 FPGA FPGA中采用中采用SRAMSRAM查找表的編程單元，編程信息保存在查找表的編程單元，編程信息保存在SRAMSRAM中，中，掉電后編程信息立即丟失，下次上電要重新載入編程信息。掉電后編程信息立即丟失，下次上電要重新載入編程信息。又稱為又稱為重新配置重新配置-ICR-ICR。 同時(shí)

38、在不改變電路連接關(guān)系情況下，可以對(duì)同時(shí)在不改變電路連接關(guān)系情況下，可以對(duì)CPLDCPLD內(nèi)部改寫，內(nèi)部改寫，又稱為又稱為在系統(tǒng)可編程在系統(tǒng)可編程-ISP-ISP。542.7 CPLD和和FPGA的編程與配置的編程與配置第2章 可編程邏輯器件2.7.1 2.7.1 FPGAFPGA配置配置方式方式 SRAM SRAM的易失性，每次上電時(shí)，數(shù)據(jù)都必須重新的易失性，每次上電時(shí)，數(shù)據(jù)都必須重新配置。配置。FPGAFPGA器件主要有兩種配置模式：器件主要有兩種配置模式：主動(dòng)配置主動(dòng)配置和和被動(dòng)配置被動(dòng)配置主動(dòng)配置主動(dòng)配置被動(dòng)配置被動(dòng)配置ASActive Serial ASActive Serial 主動(dòng)

39、串行模式，使用串行配置器主動(dòng)串行模式，使用串行配置器件配件配置。置。PSPassive Serial PSPassive Serial 被動(dòng)串行模式，使用普通配置器被動(dòng)串行模式，使用普通配置器件配件配置。置。PPSPassive Parallel Synchronous PPSPassive Parallel Synchronous 被動(dòng)并行同步模式。被動(dòng)并行同步模式。PPAPassive Parallel Asynchronous PPAPassive Parallel Asynchronous 被動(dòng)并行異步模式。被動(dòng)并行異步模式。PSAPassive PSAPassive Serial Serial Asynchronous Asynchronous 被動(dòng)串行異步模式。被動(dòng)串行異步模式。JTGAJTGA模式。使用下載電纜通過模式。使用下載電纜通過JTGAJTGA口配置?？谂渲?。55JTAG配置端口FPGAPS配置端口PC機(jī)配置適配電路配置適配電路配置器件配置器件或配置電或配置電路路AS配置端口專用專用FLASHFLASH配置器件配置器件2.7 CPLD和和FPGA的編程與配置的編程與配置第2章 可編程邏輯器件2.7.1 2.7.1 FPGAFPGA配置配置方式方式56此接口既可作編此接口既可作編程下載口，也可作程下載口，也可作JTAGJTAG接口接口 ALT