candence使用手冊(cè)仿真分冊(cè)實(shí)用手冊(cè)

1、candence使用手冊(cè)仿真分冊(cè)實(shí)用手冊(cè) Candence仿真手冊(cè)SIPIEMI Candence使用手冊(cè)_仿真分冊(cè) 前言PCB仿真 Cadence軟件是我們公司統(tǒng)一使用的原理圖設(shè)計(jì)、PCB設(shè)計(jì)、高速仿真的EDA工具。進(jìn)行仿真工作需要有許多方面的學(xué)問(wèn)，須對(duì)高速設(shè)計(jì)的理論有較全面的熟悉，并對(duì)詳細(xì)的單板原理有一定的了解，還需具備仿真庫(kù)的相關(guān)學(xué)問(wèn)等。 在這個(gè)分冊(cè)中僅對(duì)仿真軟件的使用進(jìn)行較具體的闡述，還介紹高速設(shè)計(jì)的一些相關(guān)理論，仿真過(guò)程是基于AllegroSPB15.7的PCBSI模塊進(jìn)行的。 其他學(xué)問(wèn)，如仿真庫(kù)的學(xué)問(wèn)、約束管理器等請(qǐng)參閱特地的使用手冊(cè)。 在此特別感謝網(wǎng)絡(luò)南研EDA和本部EDA對(duì)此手

2、冊(cè)的支持。 Candence仿真手冊(cè)SIPIEMI 第一章高速設(shè)計(jì)與PCB仿真流程本章介紹高速PCB仿真設(shè)計(jì)的基礎(chǔ)學(xué)問(wèn)和重要意義，并介紹基于Cadence的AllegroSPB15.7的PCB仿真流程。 1.1高速信號(hào)與高速設(shè)計(jì) 隨著通信系統(tǒng)中規(guī)律及系統(tǒng)時(shí)鐘頻率的快速提高和信號(hào)邊沿不斷變陡，PCB的走線和板層特性對(duì)系統(tǒng)電氣性能的影響也更加顯著。對(duì)于低頻設(shè)計(jì),走線和板層的影響要求不高甚至可以完全忽視不計(jì)。當(dāng)頻率超過(guò)50MHz時(shí)，PCB走線則必需以傳輸線考慮，而在評(píng)定系統(tǒng)性能時(shí)也必需考慮PCB板材的電參數(shù)影響。當(dāng)系統(tǒng)時(shí)鐘頻率達(dá)到120MHz及更高時(shí)，就只能使用高速電路設(shè)計(jì)方法，否則基于傳統(tǒng)方法設(shè)計(jì)

3、的PCB將無(wú)法工作。因此，高速電路設(shè)計(jì)技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計(jì)師必需采取的設(shè)計(jì)手段，只有通過(guò)使用高速電路設(shè)計(jì)師的設(shè)計(jì)技術(shù)，才能實(shí)現(xiàn)設(shè)計(jì)過(guò)程的可控性。高速系統(tǒng)的設(shè)計(jì)必需面對(duì)互連延遲引起的時(shí)序問(wèn)題以及串?dāng)_、傳輸線效應(yīng)等信號(hào)完整性問(wèn)題。 通常認(rèn)為假如數(shù)字規(guī)律電路的頻率達(dá)到或者超過(guò)45MHZ50MHZ，而且工作在這個(gè)頻率之上的電路占整個(gè)電子系統(tǒng)的一定份量（比如說(shuō)），就稱為高速電路。 實(shí)際上，信號(hào)邊沿的諧波頻率比信號(hào)本身的頻率高，是信號(hào)快速變化的上升沿與下降沿（或稱信號(hào)的跳變）引發(fā)了信號(hào)傳輸?shù)姆穷A(yù)期結(jié)果。因此，通常商定假如線傳播延時(shí)大于1/2數(shù)字信號(hào)驅(qū)動(dòng)端的上升時(shí)間，則認(rèn)為此類信號(hào)是高速信號(hào)并產(chǎn)生傳輸線

4、效應(yīng)，見(jiàn)圖11所示。 信號(hào)的傳遞發(fā)生在信號(hào)狀態(tài)轉(zhuǎn)變的瞬間，如上升或下降時(shí)間。信號(hào)從驅(qū)動(dòng)端到接收端經(jīng)過(guò)一段固定的延遲時(shí)間，假如傳輸延遲時(shí)間小于1/2的上升或下降時(shí)間，那么來(lái)自接收端的反射信號(hào)將在信號(hào)轉(zhuǎn)變狀態(tài)之前到達(dá)驅(qū)動(dòng)端。反之，反射信號(hào)將在信號(hào)轉(zhuǎn)變狀態(tài)之后到達(dá)驅(qū)動(dòng)端，假如反射信號(hào)很強(qiáng)，疊加的波形就有可能會(huì)轉(zhuǎn)變規(guī)律狀態(tài)。 Candence仿真手冊(cè)SIPIEMI圖11傳輸線效應(yīng) Candence仿真手冊(cè)SIPIEMI 1.1.1高速信號(hào)的確定 上面我們定義了傳輸線效應(yīng)發(fā)生的前提條件，但是如何得知線延時(shí)是否大于1/2驅(qū)動(dòng)端的信號(hào)上升時(shí)間呢？一般地，信號(hào)上升時(shí)間的典型值可通過(guò)器件手冊(cè)給出，而信號(hào)的傳播時(shí)

5、間在PCB設(shè)計(jì)中由實(shí)際布線長(zhǎng)度打算。圖12為信號(hào)上升時(shí)間和允許的布線長(zhǎng)度(延時(shí))的對(duì)應(yīng)關(guān)系。 PCB板上每單位英寸的延時(shí)為0.167ns.。但是，假如過(guò)孔多，器件管腳多，網(wǎng)線上設(shè)置的約束多，延時(shí)將增大。通常高速規(guī)律器件的信號(hào)上升時(shí)間大約為0.2ns。假如板上有GaAs芯片，則最大布線長(zhǎng)度為7.62mm。 圖12信號(hào)上升時(shí)間與允許布線長(zhǎng)度的對(duì)應(yīng)關(guān)系 設(shè)Tr為信號(hào)上升時(shí)間，Tpd為信號(hào)線傳播延時(shí)(見(jiàn)圖13)。假如Tr4Tpd，信號(hào)落在安全區(qū)域。假如2TpdTr4Tpd，信號(hào)落在不確定區(qū)域。假如Tr2Tpd，信號(hào)落在問(wèn)題區(qū)域。對(duì)于落在不確定區(qū)域及問(wèn)題區(qū)域的信號(hào)，應(yīng)當(dāng)使用高速布線方法。 Candenc

6、e仿真手冊(cè)SIPIEMI 圖13信號(hào)傳播線延時(shí)與上升時(shí)間的關(guān)系 1.1.2邊緣速率引發(fā)高速問(wèn)題 EDA設(shè)計(jì)工程師發(fā)覺(jué)SI問(wèn)題的起因不僅僅是高速設(shè)計(jì)。真正的原因不是系統(tǒng)時(shí)鐘速率的提高，而是驅(qū)動(dòng)器上升和下降時(shí)間的縮短。隨著芯片制造工藝技術(shù)的進(jìn)步及IC制造商轉(zhuǎn)向采用0.25微米或更小工藝，他們所生產(chǎn)的標(biāo)準(zhǔn)元件的裸片尺寸越來(lái)越?。贿吘壦俾试絹?lái)越快，最終會(huì)導(dǎo)致PCB設(shè)計(jì)中高速問(wèn)題的產(chǎn)生，而傳統(tǒng)的高速分析是不考慮這類問(wèn)題的。 此外，當(dāng)IC制造商轉(zhuǎn)向可在更小面積上封裝更多功能的高密度器件時(shí)，需要開(kāi)發(fā)新型的封裝技術(shù)?，F(xiàn)在，BGA、CSP和MCM等封裝技術(shù)都可依據(jù)設(shè)計(jì)要求，在小型封裝內(nèi)供應(yīng)更多的引腳和更少的封裝

7、寄生參數(shù)。盡管這些新型器件體積微小，但它們也有其自身的問(wèn)題。例如，互連線較長(zhǎng)。 即便不考慮系統(tǒng)時(shí)鐘速率，高的上升時(shí)間和更長(zhǎng)的走線長(zhǎng)度也讓電路板設(shè)計(jì)工程師面臨著嚴(yán)峻的挑戰(zhàn)。只要傳輸線長(zhǎng)度引起的延遲超過(guò)驅(qū)動(dòng)器上升/下降時(shí)間有效長(zhǎng)度的六分之一，就會(huì)引起傳輸線問(wèn)題。例如，若上升時(shí)間為1ns，走線邊緣速率為每英寸2ns，只要走線長(zhǎng)度超過(guò)1英寸，就會(huì)發(fā)生傳輸線問(wèn)題。眾所周知，走線長(zhǎng)度小于1英寸的電路板極為少見(jiàn)。因此，采用上升時(shí)間為1ns的設(shè)計(jì)確定會(huì)出現(xiàn)高速設(shè)計(jì)問(wèn)題。隨著新型IC工藝的出現(xiàn)，狀況會(huì)變得越來(lái)越糟。因?yàn)樯仙龝r(shí)間將很快發(fā)展到1ns以下。實(shí)際上，大約每隔三年晶體管門長(zhǎng)度就會(huì)縮短，而其相應(yīng)的開(kāi)關(guān)速率會(huì)

8、增長(zhǎng)約30%。 Candence仿真手冊(cè)SIPIEMI SI問(wèn)題的表現(xiàn)方式許多。當(dāng)邊緣速率上升時(shí)，時(shí)序問(wèn)題首先暴露出來(lái)。傳輸線效應(yīng)造成的阻尼振蕩(Ringing)、正尖峰(overshoot)和負(fù)尖峰(undershoot)有可能超過(guò)規(guī)定的噪音容限。在低速系統(tǒng)中，互連延遲和阻尼振蕩可以忽視不計(jì)，因?yàn)樵谶@種系統(tǒng)中信號(hào)有足夠的時(shí)間達(dá)到穩(wěn)定。但是當(dāng)邊緣速率加快，系統(tǒng)時(shí)鐘速率上升時(shí)，信號(hào)在器件之間的傳輸時(shí)間以及同步預(yù)備時(shí)間都縮短了。 當(dāng)邊緣速率低于1ns時(shí)，串?dāng)_問(wèn)題也出現(xiàn)了。通常串?dāng)_問(wèn)題出現(xiàn)在高邊緣速率、高密度的電路板上，其成因是走線之間的耦合。亞納秒級(jí)邊緣速率會(huì)引起高頻諧振，很簡(jiǎn)單耦合到鄰近的互連線

9、中，從而造成串?dāng)_，擁有大量高速互連的電路板特殊簡(jiǎn)單產(chǎn)生此類問(wèn)題。 當(dāng)高速器件的邊緣速率低于0.5ns時(shí)，電源系統(tǒng)穩(wěn)定性和EMI等問(wèn)題也隨之產(chǎn)生。來(lái)自大容量數(shù)據(jù)總線的數(shù)據(jù)交換速率特殊快，當(dāng)它在電源層中產(chǎn)生足以影響信號(hào)的強(qiáng)波紋時(shí)，就會(huì)產(chǎn)生電源穩(wěn)定性問(wèn)題。高速信號(hào)也可能產(chǎn)生輻射，EMI因而也成為要關(guān)注的另一個(gè)設(shè)計(jì)問(wèn)題。 1.1.3傳輸線效應(yīng) PCB板上的走線可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu)。串聯(lián)電阻的典型值0.25-0.55ohms/foot，因?yàn)榻^緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實(shí)際的PCB連線中之后，連線上的最終阻抗稱為特征阻抗Zo。線徑越寬，距電源

10、/地越近，或隔離層的介電常數(shù)越高，特征阻抗就越小。假如傳輸線和接收端的阻抗不匹配，那么輸出的電流信號(hào)和信號(hào)最終的穩(wěn)定狀態(tài)將不同，這就引起信號(hào)在接收端產(chǎn)生反射，這個(gè)反射信號(hào)將傳回信號(hào)放射端并再次反射回來(lái)。隨著能量的減弱反射信號(hào)的幅度將減小，直到信號(hào)的電壓和電流達(dá)到穩(wěn)定。這種效應(yīng)被稱為振蕩，信號(hào)的振蕩在信號(hào)的上升沿和下降沿經(jīng)?？梢钥吹健?注：關(guān)于傳輸線的等效電路請(qǐng)參照電氣篇中的相關(guān)計(jì)算。 Candence仿真手冊(cè)SIPIEMI 圖1傳輸線的等效電路 基于上述定義的傳輸線模型，歸納起來(lái)，傳輸線會(huì)對(duì)整個(gè)電路設(shè)計(jì)帶來(lái)以下效應(yīng)。 反射信號(hào)Reflectedsignals 延時(shí)和時(shí)序錯(cuò)誤Delay&

11、Timingerrors 多次跨越規(guī)律電平門限錯(cuò)誤FalseSwitching 過(guò)沖與下沖Overshoot/Undershoot 串?dāng)_InducedNoise(orcrosstalk) 電磁輻射EMIradiation 反射信號(hào)Reflectedsignals 假如一根走線沒(méi)有被正確終結(jié)(終端匹配)，那么來(lái)自于驅(qū)動(dòng)端的信號(hào)脈沖在接收端被反射， 從而引發(fā)不預(yù)期效應(yīng)，使信號(hào)輪廓失真。當(dāng)失真變形特別顯著時(shí)可導(dǎo)致多種錯(cuò)誤，引起設(shè)計(jì)失敗。同時(shí)，失真變形的信號(hào)對(duì)噪聲的敏感性增加了，也會(huì)引起設(shè)計(jì)失敗。假如上述狀況沒(méi)有被足夠考慮， EMI將顯著增加，這就不單單影響自身設(shè)計(jì)結(jié)果，還會(huì)造成整個(gè)系統(tǒng)的失敗。 反射

12、信號(hào)產(chǎn)生的主要原因：過(guò)長(zhǎng)的走線；未被匹配終結(jié)的傳輸線，過(guò)量電容或電感以及阻抗失配。 圖15反射信號(hào) Candence仿真手冊(cè)SIPIEMI 延時(shí)和時(shí)序錯(cuò)誤Delay&Timingerrors： 信號(hào)延時(shí)和時(shí)序錯(cuò)誤表現(xiàn)為：信號(hào)在規(guī)律電平的凹凸門限之間變化時(shí)保持一段時(shí)間信號(hào)不跳變，過(guò)多的信號(hào)延時(shí)可能導(dǎo)致時(shí)序錯(cuò)誤和器件功能的混亂。通常在有多個(gè)接收端時(shí)會(huì)出現(xiàn)問(wèn)題，電路設(shè) 計(jì)師必需確定最壞狀況下的時(shí)間延時(shí)以確保設(shè)計(jì)的正確性。 信號(hào)延時(shí)產(chǎn)生的原因：驅(qū)動(dòng)過(guò)載，走線過(guò)長(zhǎng)。 圖1信號(hào)延時(shí)錯(cuò)誤 多次跨越規(guī)律電平門限錯(cuò)誤FalseSwitching： 信號(hào)在跳變的過(guò)程中可能多次跨越規(guī)律電平門限從而導(dǎo)致這一類

13、型的錯(cuò)誤。多次跨越規(guī)律電平門限錯(cuò)誤是信號(hào)振蕩的一種特別的形式，即信號(hào)的振蕩發(fā)生在規(guī)律電平門限四周，多次跨越規(guī)律電平門 限會(huì)導(dǎo)致規(guī)律功能紊亂。 反射信號(hào)產(chǎn)生的原因：過(guò)長(zhǎng)的走線，未被終結(jié)的傳輸線，過(guò)量電容或電感以及阻抗失配。 Candence仿真手冊(cè)SIPIEMI 圖1規(guī)律開(kāi)關(guān)錯(cuò)誤翻轉(zhuǎn) Candence仿真手冊(cè)SIPIEMI 過(guò)沖Overshoot/Undershoot： 過(guò)沖來(lái)源于走線過(guò)長(zhǎng)或者信號(hào)變化太快兩方面的原因。雖然大多數(shù)元件接收端有輸入保護(hù)二極管保護(hù)，但有時(shí)這些過(guò)沖電平會(huì)遠(yuǎn)遠(yuǎn)超過(guò)元件電源電壓范圍，損壞元器件。 圖1信號(hào)的上沖與下沖 串?dāng)_InducedNoise(orcrosstalk)：

14、 串?dāng)_表現(xiàn)為在一根信號(hào)線上有信號(hào)通過(guò)時(shí)，在PCB板上與之相鄰的信號(hào)線上就會(huì)感應(yīng)出相關(guān)的信號(hào)，我們稱之為串?dāng)_。 信號(hào)線距離地線越近，線間距越大，產(chǎn)生的串?dāng)_信號(hào)越小。異步信號(hào)和時(shí)鐘信號(hào)更簡(jiǎn)單產(chǎn)生串 擾。因此消退串?dāng)_的方法是移開(kāi)發(fā)生串?dāng)_的信號(hào)或屏蔽被嚴(yán)重干擾的信號(hào)。 電磁輻射EMIradiation： EMI(Electro-MagneticInterference)即電磁干擾，產(chǎn)生的問(wèn)題包含本身產(chǎn)生過(guò)量的電磁輻射及受四周電磁輻射干擾兩方面。EMI表現(xiàn)為當(dāng)數(shù)字系統(tǒng)加電運(yùn)行時(shí)，會(huì)對(duì)四周環(huán)境輻射電磁波，從而干擾四周環(huán)境中電子設(shè)備的正常工作；或者是對(duì)四周電磁干擾過(guò)于敏感。 1.2高速PCB仿真的重要意義

15、1.2.1板級(jí)SI仿真的重要意義 過(guò)去，PCB性能要采用一系列儀器測(cè)試電路板原型(通常接近成品)來(lái)評(píng)定。電路的復(fù)雜性增加之后，多層板和高密度電路板出現(xiàn)了，人們開(kāi)頭用自動(dòng)布線工具來(lái)處理日益復(fù)雜的元器件之間的互聯(lián)。此后，電路的工作速度不斷提高，功能不斷翻新，元器件之間連線的物理尺寸和電路板的電特性日益受到關(guān)注。 Candence仿真手冊(cè)SIPIEMI 從根本上講，市場(chǎng)是電路板級(jí)仿真的強(qiáng)勁動(dòng)力。在激烈競(jìng)爭(zhēng)的電子行業(yè)，快速地將產(chǎn)品投入市場(chǎng)至關(guān)重要，傳統(tǒng)的PCB設(shè)計(jì)方法要先設(shè)計(jì)原理圖，然后放置元器件和走線，最終采用一系列原型機(jī)反復(fù)驗(yàn)證/測(cè)試。修改設(shè)計(jì)意味著時(shí)間上的延遲，這種延遲在產(chǎn)品快速面市的壓力下是不

16、能接受的。 圖19PCB設(shè)計(jì)流程比較 “第一時(shí)間推出產(chǎn)品”的設(shè)計(jì)目標(biāo)不只是一句廣告詞，事實(shí)上，這是生死攸關(guān)的競(jìng)爭(zhēng)需要。在產(chǎn)品設(shè)計(jì)初期識(shí)別、預(yù)防和改正設(shè)計(jì)錯(cuò)誤，可以防止電路板出錯(cuò)，這種操作模式比以往任何時(shí)候都至關(guān)重要，PCB仿真就是最好的方法之一。板級(jí)仿真工具的作用就是在電路板制造前后幫助設(shè)計(jì)人員更快地開(kāi)展調(diào)試工作。 Cadence公司的PCBSI和SigXplor設(shè)計(jì)工具為我們高速PCB的仿真供應(yīng)了強(qiáng)有力的手段，在系統(tǒng)方案設(shè)計(jì)與決策的時(shí)候，通過(guò)仿真往往能解決許多懸而未決的麻煩問(wèn)題，增加了對(duì)系統(tǒng)設(shè)計(jì)方案的可預(yù)見(jiàn)性，協(xié)作后端的PCB設(shè)計(jì)與后仿真，能使我們從根本上解決高速信號(hào)的分析與處理問(wèn)題。 1.

17、2.2系統(tǒng)級(jí)SI仿真的重要意義 新一代的EDA信號(hào)完整性工具主要包括布線前/布線后SI分析工具和系統(tǒng)級(jí)SI工具等。使用布線前SI分析工具可以依據(jù)設(shè)計(jì)對(duì)信號(hào)完整性與時(shí)序的要求在布線前幫助設(shè)計(jì)者選擇元器件、調(diào)整元器件布局、規(guī)劃系統(tǒng)時(shí)鐘網(wǎng)絡(luò)和確定關(guān)鍵線網(wǎng)的端接策略。SI分析與仿真工具不僅可以對(duì)一塊PCB板的信號(hào)流進(jìn)行分析，而且可以對(duì)同一系統(tǒng)內(nèi)其它組成部分如背板、連接器、電纜及其接口進(jìn)行分析，這就是系統(tǒng)級(jí)的SI分析工具。針對(duì)系統(tǒng)級(jí)評(píng)價(jià)的SI分析工具可以對(duì)多板、連接器、電纜等系統(tǒng)組成元件進(jìn)行分析，并可通過(guò)設(shè)計(jì)建議來(lái)幫助設(shè)計(jì)者消退潛在的SI問(wèn)題，它們一般都包括 在系統(tǒng)級(jí)SI仿真和設(shè)計(jì)驗(yàn)證中，點(diǎn)到多點(diǎn)的拓?fù)?/p>

18、分析一直是困擾SI工程師的難點(diǎn)之一,隨著總線頻率的提高和器件的驅(qū)動(dòng)能力、上升和下降延的特性差異，這些問(wèn)題的解決起來(lái)更加困難，在系統(tǒng)背板設(shè)計(jì)過(guò)程中，還要考慮的系統(tǒng)對(duì)不同功能單元的兼容性，互換性、系統(tǒng)的滿載和空載(如空載時(shí)殘余導(dǎo)線對(duì)SI的影響)時(shí)，不同拓?fù)浣Y(jié)構(gòu)對(duì)SI的影響，要考慮到各個(gè)功能單元的最大時(shí)序余量，給它們更大的時(shí)序空間，增加模塊的可實(shí)現(xiàn)性。目前，高速串行總線的應(yīng)用在某種程度上緩解了高速系統(tǒng)設(shè)計(jì)中現(xiàn)的SI問(wèn)題，LVPECL,LVDS已經(jīng)在許多高速系統(tǒng)中廣泛采用，采用點(diǎn)到點(diǎn)的簡(jiǎn)潔拓?fù)浣Y(jié)構(gòu)也可以避免不少高速設(shè)計(jì)問(wèn)題。 系統(tǒng)級(jí)仿真的設(shè)計(jì)過(guò)程往往是一個(gè)不斷反復(fù)的過(guò)程,通過(guò)仿真提高系統(tǒng)的兼容性，給各

19、個(gè)功能模塊或子單元最大的時(shí)序空間是我們追求的目標(biāo)，同時(shí)，還要考慮到器件工作在最惡劣狀況下(Worstcase)系統(tǒng)的時(shí)序(timing)，過(guò)沖(Overshoot,Undershoot),EMI等方面的問(wèn)題，這對(duì)于提高系統(tǒng)的穩(wěn)定性和牢靠性起到特別重要的作用。 Candence仿真手冊(cè)SIPIEMI 1.3高速PCB仿真設(shè)計(jì)基本流程 1.3.1PCB仿真設(shè)計(jì)的一般流程： 圖1-10PCB仿真設(shè)計(jì)的一般流程 原理圖設(shè)計(jì)階段：編制元件表、建立連線網(wǎng)表、建立元器件封裝庫(kù)、確定電路規(guī)律符號(hào)與物理器件的映射（指定元器件封裝） PCB前仿真高速PCB的前仿真包括以下幾個(gè)方面： Candence仿真手冊(cè)SIP

20、IEMI 信號(hào)完整性(SI)仿真時(shí)序(TIMING)仿真電磁兼容性(EMI)仿真 PCB布局布線：模板設(shè)計(jì)、確定PCB尺寸、外形、層數(shù)及層結(jié)構(gòu)、元件放置、輸入網(wǎng)表、設(shè)計(jì)PCB 布線規(guī)則、PCB交互布局、PCB走線、PCB光繪文件生成、鉆孔數(shù)據(jù)文件。 PCB后仿真高速PCB的后仿真包括以下幾個(gè)方面：信號(hào)完整性(SI)后仿真，電源完整性(PI)后仿真，電磁兼容性(EMI)后仿真功能、性能、EMI測(cè)試：?jiǎn)伟逭{(diào)試、性能測(cè)試、設(shè)計(jì)驗(yàn)證、溫度試驗(yàn)、EMI測(cè)試等。 1.3.2基于CADENCEAllegro工具的板極仿真設(shè)計(jì)的流程 Cadence板級(jí)系統(tǒng)設(shè)計(jì)的基本思路可用圖2.2所示的完整流程賜予描述，各部分內(nèi)容如下： 1.項(xiàng)目管理器（ProjectManager）