論述PFGACPLD在生活中各個(gè)領(lǐng)域的應(yīng)用

1、鄭州交通職業(yè)學(xué)院論文題目：論述PFGA/CPLD在生活中各個(gè)領(lǐng)域的應(yīng)用 所屬系別 信息工程系 專業(yè)班級(jí) 08大專電子信息工程技術(shù)一班 姓名 徐 磊 學(xué)號(hào) 200808060830167 指導(dǎo)教師 朱永琴 撰寫日期 2011 年 1 月論述CPLD/FPGA在生活中各個(gè)領(lǐng)域的應(yīng)用一、引言隨著科學(xué)技術(shù)的進(jìn)步，電子器件和電子系統(tǒng)設(shè)計(jì)方法日新月異，電子設(shè)計(jì)自動(dòng)化（Electronics Design Automation，EDA）技術(shù)正是適應(yīng)了現(xiàn)代電子產(chǎn)品設(shè)計(jì)的要求，吸收了多學(xué)科最新成果而形成的一門新技術(shù)。隨著基于FPGA的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA技術(shù)在電子信息、通信、自動(dòng)控制及

2、計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。為保證電子產(chǎn)品設(shè)計(jì)的速度和質(zhì)量，適應(yīng)“第一時(shí)間推出產(chǎn)品”的設(shè)計(jì)要求，EDA技術(shù)已成為不可缺少的一項(xiàng)先進(jìn)技術(shù)和重要工具。我們這次研究設(shè)計(jì)的“基于FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)”就是運(yùn)用可編程邏輯器件為主系統(tǒng)芯片，用VHDL對(duì)其進(jìn)行設(shè)計(jì)開發(fā)，系統(tǒng)完全依靠于數(shù)字化的測(cè)量，采用VHDL硬件描述語言，以FPGA器件作為控制的核心，使整個(gè)系統(tǒng)顯得尤為精簡(jiǎn)，能達(dá)到所要求的技術(shù)指標(biāo)，具有靈活的現(xiàn)場(chǎng)更改性，還有處理速度快，實(shí)時(shí)性好、可靠、抗干擾性強(qiáng)等優(yōu)點(diǎn)。二、FPGA/CPLD概述FPGA(現(xiàn)場(chǎng)可編程門陣列)與 CPLD(復(fù)雜可編程邏輯器件)都是可編程邏輯器件，它們是在PAL,

3、GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來的。同以往的PAL,GAL等相比較，F(xiàn)PGA/CPLD的規(guī)模比較大，它可以替代幾十甚至幾千塊通用IC芯片。這樣的FPGA/CPLD實(shí)際上就是一個(gè)子系統(tǒng)部件。這種芯片受到世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎。經(jīng)過了十幾年的發(fā)展，許多公司都開發(fā)出了多種可編程邏輯器件。比較典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列，它們開發(fā)較早，占用了較大的PLD市場(chǎng)。 PLD是可編程邏輯器件（Programable Logic Device）的簡(jiǎn)稱，F(xiàn)PGA是現(xiàn)場(chǎng)可編程門陣列（Field Programable Gate Array

4、)的簡(jiǎn)稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以我們有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或PLD/FPGA。 PLD是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，它的影響絲毫不亞于70年代單片機(jī)的發(fā)明和使用。 PLD能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡(jiǎn)單的74電路，都可以用PLD來實(shí)現(xiàn)。PLD如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過軟件仿真，我們可以事先驗(yàn)證設(shè)計(jì)的正確性。在PCB完成以后，還可以利用PLD的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用PLD來開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，

5、減少PCB面積，提高系統(tǒng)的可靠性。 PLD的這些優(yōu)點(diǎn)使得PLD技術(shù)在90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了EDA軟件和硬件描述語言（HDL)的進(jìn)步。 盡管FPGA,CPLD和其它類型PLD的結(jié)構(gòu)各有其特點(diǎn)和長(zhǎng)處，但概括起來，它們是由三大部分組成的，一個(gè)二維的邏輯塊陣列，構(gòu)成了PLD器件的邏輯組成核心。輸入/輸出塊：連接邏輯塊的互連資源。連線資源：由各種長(zhǎng)度的連線線段組成，其中也有一些可編程的連接開關(guān)，它們用于邏輯塊之間、邏輯塊與輸入/輸出塊之間的連接。 對(duì)用戶而言，CPLD與FPGA的內(nèi)部結(jié)構(gòu)稍有不同，但用法一樣，所以多數(shù)情況下，不加以區(qū)分。FPGACPLD芯片都是特殊的ASIC芯片.F

6、PGA的基本特點(diǎn)主要有：（1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。（2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。（3）FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。（4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。（5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。三、模擬信號(hào)檢測(cè)處理系統(tǒng)分析1.數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì) 從概念上講,凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。像其他電子系統(tǒng)一樣，數(shù)字系統(tǒng)往往是采用傳統(tǒng)的

7、搭積木式的方法進(jìn)行設(shè)計(jì),在處理信號(hào)上面幾乎都是AD轉(zhuǎn)換或者DA轉(zhuǎn)換。通過由器件搭成的電路板,由電路板搭成電子系統(tǒng)。數(shù)字系統(tǒng)最初的“積木塊”是固定功能的標(biāo)準(zhǔn)集成電路。用戶只能根據(jù)需要選擇合適的器件，并按照器件推薦的電路搭成系統(tǒng)。在設(shè)計(jì)時(shí)，設(shè)計(jì)者幾乎沒有靈活性可言，搭成的系統(tǒng)所需的芯片種類多且數(shù)目大，故所需的市場(chǎng)成本自然就高了很多。2.基于芯片的設(shè)計(jì)方法利用EDA工具，采用可編程器件，通過設(shè)計(jì)芯片來實(shí)現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計(jì)方法。新的設(shè)計(jì)方法能夠由設(shè)計(jì)者定義器件的內(nèi)部邏輯和管腳，將原來由電路板設(shè)計(jì)完成的大部分工作放在芯片的設(shè)計(jì)中進(jìn)行。同時(shí)，基于芯片的設(shè)計(jì)可以減少芯片的數(shù)量，縮小系統(tǒng)體

8、積，降低系統(tǒng)能耗，提高系統(tǒng)的性能和可靠性?？删幊踢壿嬈骷虴DA技術(shù)給今天的硬件系統(tǒng)設(shè)計(jì)者提供了強(qiáng)有力的工具，使得電子系統(tǒng)的設(shè)計(jì) 方法發(fā)生了質(zhì)的變化。傳統(tǒng)的“固定功能集成塊連線”的設(shè)計(jì)方法正逐步推出歷史舞臺(tái)，而基于芯片的設(shè)計(jì)方法正在成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流?？梢哉f，當(dāng)今的數(shù)字系統(tǒng)設(shè)計(jì)已經(jīng)離不開可編程邏輯器件和EDA工具。本次課題是基于FPGA設(shè)計(jì)，實(shí)際上仍然采用VHDL語言編寫源程序，并且通過Max+Plus10.0進(jìn)行編譯、仿真和下載實(shí)現(xiàn)其功能。模擬信號(hào)檢測(cè)處理系統(tǒng)大致結(jié)構(gòu)可以分為七個(gè)主要部分，即：8位二進(jìn)制循環(huán)加法計(jì)數(shù)器、數(shù)據(jù)鎖存器、數(shù)據(jù)處理模塊、片選信號(hào)模塊、進(jìn)制轉(zhuǎn)換模塊、小數(shù)點(diǎn)控制模

9、塊和七段譯碼顯示模塊等。另外，在進(jìn)行數(shù)據(jù)比較時(shí)上升沿和下降沿都會(huì)有毛刺出現(xiàn)，所以在CPLD的輸入管腳出添加了消抖動(dòng)模塊。整體上看來，模塊間的布局與功能銜接都是非常重要的。四、基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)4.1 小數(shù)分頻的基本原理小數(shù)分頻的基本原理是采用脈沖吞吐計(jì)數(shù)器和鎖相環(huán)技術(shù)先設(shè)計(jì)兩個(gè)不同分頻比的整數(shù)分頻器，然后通過控制單位時(shí)間內(nèi)兩種分頻比出現(xiàn)的不同次數(shù)來獲得所需要的小數(shù)分頻值。如設(shè)計(jì)一個(gè)分頻系數(shù)為10.1的分頻器時(shí)，可以將分頻器設(shè)計(jì)成9次10分頻，1次11分頻，這樣總的分頻值為 F=（9×10+1×11）/（9+1）=10.1從這種實(shí)現(xiàn)方法的特點(diǎn)可以看出，

10、由于分頻器的分頻值不斷改變，因此分頻后得到的信號(hào)抖動(dòng)較大。當(dāng)分頻系數(shù)為N-0.5（N為整數(shù)）時(shí)，可控制扣除脈沖的時(shí)間，以使輸出成為一個(gè)穩(wěn)定的脈沖頻率，而不是一次N分頻，一次N-1分頻。4.2 電路組成分頻系數(shù)為N-0.5的分頻器電路可由一個(gè)異或門、一個(gè)模N計(jì)數(shù)器和一個(gè)二分頻器組成。在實(shí)現(xiàn)時(shí)，模N計(jì)數(shù)器可設(shè)計(jì)成帶預(yù)置的計(jì)數(shù)器，這樣可以實(shí)現(xiàn)任意分頻系數(shù)為N-0.5的分頻器。采用VHDL硬件描述語言，可實(shí)現(xiàn)任意模N的計(jì)數(shù)器（其工作頻率可以達(dá)到160MHz以上），并可產(chǎn)生模N邏輯電路。之后，用原理圖輸入方式將模N邏輯電路、異或門和D觸發(fā)器連接起來，便可實(shí)現(xiàn)半整數(shù)（N-0.5）分頻器以及（2N-1）的分

11、頻。4.3 半整數(shù)分頻器設(shè)計(jì)現(xiàn)通過設(shè)計(jì)一個(gè)分頻系數(shù)為2.5的分頻器給出用FPGA設(shè)計(jì)半整數(shù)分頻器的一般方法。該2.5分頻器由模3計(jì)數(shù)器、異或門和D觸發(fā)器組成。 模3計(jì)數(shù)器該計(jì)數(shù)器可產(chǎn)生一個(gè)分頻系數(shù)為3的分頻器，并產(chǎn)生一個(gè)默認(rèn)的邏輯符號(hào)COUNTER3。其輸入端口為RESET、EN和CLK；輸出端口為QA和QB。下面給出模3計(jì)數(shù)器VHDL描述代碼 library ieee;use ieee.std-logic-1164.all;use ieee.std-logic-unsigned.all;entity counter3 isport(clk,reset,en:in std-logic;qa,q

12、b:out std-logic);end counter3;architecture behavior of counter3 issignal count:std-logic-vector(1 downto 0);beginprocess(reset,clk)、qa=count(0);qb=count(1)；end behavior；任意模數(shù)的計(jì)數(shù)器與模3計(jì)數(shù)器的描述結(jié)構(gòu)完全相同，所不同的僅僅是計(jì)數(shù)器的狀態(tài)數(shù)。五、總結(jié)EDA技術(shù)是電子技術(shù)設(shè)計(jì)領(lǐng)域的一場(chǎng)革命，該技術(shù)已成為現(xiàn)今電子技術(shù)領(lǐng)域中不可缺少的一項(xiàng)技術(shù)。今天的EDA技術(shù)已經(jīng)使得“從事IP開發(fā)的無芯片公司”和“無生產(chǎn)線的IC企業(yè)”成為可能，而且將可能成為我國(guó)現(xiàn)代電子技術(shù)的重要產(chǎn)業(yè)。同時(shí)，EDA技術(shù)正處于高速發(fā)展的階段，前景將無可估量，因此掌握EDA技術(shù)是電子信息類專業(yè)學(xué)生、工程技術(shù)人員所必備的基本能力和技能。采用VHDL硬件描述語言，以FPGA器件作為控制的核心，使整個(gè)系統(tǒng)顯得尤為精簡(jiǎn)，能達(dá)到所要求的技術(shù)指標(biāo)，具有靈活的現(xiàn)場(chǎng)更改性，還有處理速度快，實(shí)時(shí)性好、可靠、抗干擾性強(qiáng)等優(yōu)點(diǎn)。CPLD器件的優(yōu)勢(shì)在于縮短開發(fā)生產(chǎn)周期，現(xiàn)場(chǎng)靈活性好，而且隨著電子技術(shù)的發(fā)展，其集成度越來越高，速度越來越快，價(jià)格也逐漸降低，因此市場(chǎng)發(fā)展很快。ATME