電子硬件工程師筆試題

1、下列是自己整理的各個(gè)公司電子硬件工程師筆試的題目與答案：漢王筆試1. 什么是建立時(shí)間和保持時(shí)間？建立時(shí)間(Setup Time)和保持時(shí)間(Hold time )。建立時(shí)間是指在觸發(fā)器時(shí)鐘沿到來前，數(shù)據(jù)信號(hào)保持不變的時(shí)間。保持時(shí)間是指在觸發(fā)器時(shí)鐘沿到來以后，數(shù)據(jù)信號(hào)保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability 的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕 量和保持時(shí)間裕量。2. 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延

2、時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是接入濾波電容，二是引入選通脈沖，三是增加冗余項(xiàng)(只能消除邏輯冒險(xiǎn)而不能消除功能冒險(xiǎn))。3. 請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？什么是狀態(tài)圖？答D觸發(fā)器的輸岀端加非門接到D端，實(shí)現(xiàn)二分頻。狀態(tài)圖是以圖形方式表示輸岀狀態(tài)轉(zhuǎn)換的條件和規(guī)律。用圓圈表示各狀態(tài)，圈內(nèi)注明狀態(tài)名和取值。用-表示狀態(tài)間轉(zhuǎn)移。條件可以多個(gè)Verilog 語言：module divide2( clk , clk_o, reset);in put clk , reset;output clk_o;wire in

3、;reg out ;always ( posedge clk or posedge reset)if ( reset)out <= 0;elseout <= in;assig n in = out;assig n clk_o = out;en dmodule4. 什么是”線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用OC/OD門來實(shí)現(xiàn)，由于不用0C門可能使灌電流過大，而燒壞邏輯門。同時(shí)在輸岀端口應(yīng)加一個(gè)上拉電阻。5. 什么是同步邏輯和異步邏輯？同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因

4、果關(guān)系。電路設(shè)計(jì)可分類為同步電路和異步電路設(shè)計(jì)。同步電路利用時(shí)鐘脈沖使其子系統(tǒng)同步運(yùn)作，而異步電路不使用時(shí)鐘脈沖做同 步。異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、FIFO或RAM的讀寫控制信號(hào)脈沖，其邏輯輸岀與任何時(shí)鐘信號(hào)都沒有關(guān)系，譯碼輸岀產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時(shí)序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘CLK而所有的狀態(tài)變化都是在時(shí)鐘的上升沿(或下降沿)完成的。6. Latch與Register的區(qū)別，為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的。Latch是電平觸發(fā)

5、，Register是邊沿觸發(fā)，register 在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會(huì)大量浪費(fèi)芯片資源。7什么是鎖相環(huán)（PLL）?鎖相環(huán)的工作原理是什么？鎖相環(huán)是一種反饋電路，其作用是使得電路上的時(shí)鐘和某一外部時(shí)鐘的相位同步。PLL通過比較外部信號(hào)的相位和由壓控晶振（VCXO）的相位來實(shí)現(xiàn)同步的，在比較的過程中，鎖相環(huán)電路會(huì)不斷根據(jù)外部信號(hào) 的相位來調(diào)整本地晶振的時(shí)鐘相位，直到兩個(gè)信號(hào)的相位同步。在數(shù)據(jù)采集系統(tǒng)中，鎖相環(huán)是一種非常有用的同步技術(shù)，因?yàn)橥ㄟ^鎖相環(huán)，可以使得不同的數(shù)據(jù)采集板卡 共享同一個(gè)采

6、樣時(shí)鐘。因此，所有板卡上各自的本地80MHz和20MHz時(shí)基的相位都是同步的，從而采樣時(shí)鐘也是同步的。因?yàn)槊繅K板卡的采樣時(shí)鐘都是同步的，所以都能嚴(yán)格地在同一時(shí)刻進(jìn)行數(shù)據(jù)采集。8你知道那些常用邏輯電平？TTL與COM電平可以直接互連嗎？邏輯電平參見硬件研發(fā)一文檔。TTL和CMOS不可以直接互連，由于 TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V9.可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問：a）你所知道的可編程邏輯器件有哪些？（簡(jiǎn)單）PROM，PAL，GAL，PLA，

7、（復(fù)雜）CPLD，F(xiàn)PGAFPGA: Field Programmable Gate ArrayCPLD:Complex Programmable Logic Device數(shù)據(jù)輸入輸入緩沖或陣列t數(shù)據(jù)輸.Tlb)試用VHDL或VERILOG ABLE描述8位D觸發(fā)器邏輯。 module dff8(clk , reset, d, q);in putclk;in putreset;in put 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge reset)if(reset)q <= 0;elseq <= d;en d

8、module10. 設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL進(jìn)行設(shè)計(jì)（包括原理圖和PCB圖）至碉試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)注意哪些問題？11. 用邏輯門和cmos電路實(shí)現(xiàn)ab+cdF=ASC邏輯圖電路圖Y=(A+B)ODHints:村于給定功能, 先畫出NMOS電路#L_TL_n_d=, T T T JSC3）邏輯函數(shù)F（xlp（乙fxn）決定于管子的連接關(guān)系簣 NMOS：串與井或 PMOS；串或井與PMOS 與 N MOS 對(duì)偶連接關(guān)系“1而二選一mix蟲式為Y =a c +C b浙関 另2式中的Z 即可以博二選一nwt喘式轉(zhuǎn)化肯異或2式，地而用二選一 mix

9、蠻觀異或13. 給了 reg的setup,hold 時(shí)間，求中間組合邏輯的 delay范圍。Delay < period - setup - hold14. 如何解決亞穩(wěn)態(tài)亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無法 預(yù)測(cè)該單元的輸岀電平，也無法預(yù)測(cè)何時(shí)輸岀才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸 岀一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸岀電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí) 聯(lián)式傳播下去。15. 用 verilog/vhdl 寫一個(gè) fifo 控制器16. 用verilog/vddl 檢測(cè)stream 中的特定字

10、符串分狀態(tài)用狀態(tài)機(jī)寫17. 用mos管搭出一個(gè)二輸入與非門？Mos反向器GND二輸入與非門HL二輸入或非門18.集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。 設(shè)計(jì)輸入 設(shè)計(jì)的行為或結(jié)構(gòu)描述。1.1)2)3)4)2.1)2)3.1)三輸入與非門典型文本輸入工具有 UltraEdit-32和Editplus.exe.。 典型圖形化輸入工具-Mentor的Renoir。我認(rèn)為UltraEdit-32最佳。代碼調(diào)試對(duì)設(shè)計(jì)輸入的文件做代碼調(diào)試，語法檢查。典型工具為Debussy。前仿真功能仿真2）驗(yàn)證邏輯模型（沒有使用時(shí)間延遲）。3）典型工具有HCMentor 公司的 ModelSim、Synopsys 公司

11、的VCS和VSS、Aldec公司的Active、Cadense公司的NC。4）我認(rèn)為做功能仿真 Synopsys公司的VCSMentor公司的ModelSim對(duì)于讀寫文件速度最快，波形窗口比較好和VSS速度最快，并且調(diào)試器最好用，4.綜合1）把設(shè)計(jì)翻譯成原始的目標(biāo)工藝2）LeonardoSpectrum、Synopsys 公司的用。最優(yōu)化3）合適的面積要求和性能要求 4）典型工具有 Mentor公司的DC、Synplicity公司的Synplify。5）推薦初學(xué)者使用 Mentor公司的LeonardoSpectrum，由于它在只作簡(jiǎn)單約束綜合后的速度和面積最優(yōu)，如果你對(duì)綜合工具比較了解，可以

12、 使用 Synplicity 公司的 Synplify。5. 布局和布線一1）映射設(shè)計(jì)到目標(biāo)工藝?yán)镏付ㄎ恢?）指定的布線資源應(yīng)被使用3）由于PLD市場(chǎng)目前只剩下 Altera，Quartus II 和 ISE。Xilinx，Lattice，Actel，QuickLogic，Atmel六家公司，其中前 5家為專業(yè) PLD公司，并且前 3家?guī)缀跽加?了 90 %的市場(chǎng)份額，而我們一般使用 Altera , Xilinx公司的PLD居多，所以典型布局和布線的工具為 Altera 公司的 Quartus II 和 Maxplus II、Xilinx 公司的 ISE 和 Foudation。4） Max

13、plus II 和 Foudation 分別為 Altera 公司和Xilinx公司的第一代產(chǎn)品，所以布局布線一般使用6. 后仿真。3）所用工具同前仿真1）時(shí)序仿真2）驗(yàn)證設(shè)計(jì)一旦編程或配置將能在目標(biāo)工藝?yán)锕ぷ鳎ㄊ褂脮r(shí)間延遲） 所用軟件。7. 時(shí)序分析一般借助布局布線工具自帶的時(shí)序分析工具，也可以使用Synopsys公司的PrimeTime軟件和 MentorGraphics 公司的 Tau timing analysis 軟件。8. 驗(yàn)證合乎性能規(guī)范1）驗(yàn)證合乎性能規(guī)范，如果不滿足，回到第一步。9. 版圖設(shè)計(jì)1）驗(yàn)證版版圖設(shè)計(jì)。2）在板編程和測(cè)試器件。19. 名詞 IRQ,BIOS,USB,

14、VHDL,SDRIRQ:Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate20. unix 命令 cp -r, rm,uname21. 用波形表示D觸發(fā)器的功能22. 寫異步 D觸發(fā)器的verilog modulemodule dff8（clk , reset, d, q）;inputclk;inputreset;input d;output q;reg q;always （po

15、sedge clk or posedge reset）if（reset）q <= 0;elseq <= d;endmodule23. What is PC Chipset?芯片組（Chipset ）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì) CPU的類型和主頻、內(nèi)存的類型和最大容量、ISA/PCI/AGP插槽、ECC糾錯(cuò)等支持。 南橋芯片則提供對(duì)KBC （鍵盤控制器）、RTC （實(shí)時(shí)時(shí)鐘控制器）、USB （通用串行總線）、UltraDMA/33（66）EIDE數(shù)據(jù)傳輸方式和 ACPI （高級(jí)能源管理）等的支持。其中北橋芯片起著主導(dǎo)

16、性的作用，也 稱為主橋（Host Bridge ）。除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展，Intel的8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達(dá)到了 266MB/s。24. 用傳輸門和反向器搭一個(gè)邊沿觸發(fā)器25. 畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢26. DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫出你熟悉的一種DSP結(jié)構(gòu)圖DSP能夠?qū)?shí)時(shí)的運(yùn)算密集型引用提供有效的支持。GPP能夠有效支持這些非 DSP類的控制信息密集型應(yīng)用。在體系結(jié)構(gòu)上，功能單元

17、的體現(xiàn)上，DSP要滿足快速實(shí)時(shí)的需求，除了具有GPP所有的ALU、累加器還設(shè)置了乘法單元和地址產(chǎn)生單元，同時(shí)設(shè)置哈佛結(jié)構(gòu)即分離的程序數(shù)據(jù)總線。結(jié)構(gòu)上都采用了多指令流出技術(shù)，DSP采用VLIW結(jié)構(gòu)，GPP采用Superscalar例如PowerPC74xx。對(duì)GPP性能衡量主要是時(shí)鐘頻率，由MIPS/MFLOPS/MOPS 來表現(xiàn)。27. DSP （數(shù)字信號(hào)處理芯片）、CPU仲央處理器）、MCU（微控制器）在結(jié)構(gòu)、特點(diǎn)、功能以及用途上的區(qū)別？在設(shè)計(jì)原理上都是一樣的，應(yīng)用上各具特點(diǎn)，所以結(jié)構(gòu)功能有所不同。DSP為快速處理數(shù)字信號(hào)而設(shè)計(jì)，結(jié)構(gòu)上數(shù)據(jù)，地址總線分開，數(shù)據(jù)的吞吐量更大。指令集的設(shè)計(jì)多考慮

18、信號(hào)處理。不過現(xiàn)在，為提高微處理器MCU的性能，像ARM在設(shè)計(jì)上，總線也是分開的。CPU主要是完成指令的處理，外圍接口是獨(dú)立設(shè)計(jì)的，像存儲(chǔ)器，總線控制器是獨(dú)立的，沒有集成到CPU中。而MCU多應(yīng)用在嵌入式平臺(tái)，外圍的接口是集成在一起的。一顆芯片就能完成。28. 請(qǐng)寫出8，7的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼？所謂原碼就是二進(jìn)制定點(diǎn)表示法，即最高位為符號(hào)位，“0”示正，“1表示負(fù)，其余位表示數(shù)值的大小。反碼表示法規(guī)定：正數(shù)的反碼與其原碼相同；負(fù)數(shù)的反碼是對(duì)其原碼逐位取反，但符號(hào)位除外。8位二進(jìn)制反碼的表示范圍：-127+127補(bǔ)碼表示法規(guī)定：正數(shù)的補(bǔ)碼與其原碼相同；負(fù)數(shù)的補(bǔ)碼是在其反碼的末位加1例如：

19、+7原=0 0000111 B+7反=0 0000111 B+7補(bǔ)=0 0000111 B-7原=1 0000111 B-7反=1 1111000 B-7補(bǔ)=1 1111001 B四位偏移二進(jìn)制碼的偏移量為1000 （8H ）。-8補(bǔ)=11000-8偏置碼=0000 （4 位顯示）7補(bǔ)=01117偏置碼=111129. 中斷的概念和中斷的流程中斷是指計(jì)算機(jī)在執(zhí)行程序的過程中，當(dāng)岀現(xiàn)異常情況或特殊請(qǐng)求時(shí)，計(jì)算機(jī)停止現(xiàn)行程序的運(yùn)行，轉(zhuǎn)向 對(duì)這些異常情況或特殊請(qǐng)求的處理，處理結(jié)束后再返回現(xiàn)行程序的間斷處，繼續(xù)執(zhí)行原程序。中斷的處理過程為：關(guān)中斷（在此中斷處理完成前，不處理其它中斷）、保護(hù)現(xiàn)場(chǎng)、執(zhí)行中

20、斷服務(wù)程序、恢復(fù)現(xiàn)場(chǎng)、開中斷。30. 名詞:SRAM,SSRAM,SDRAMSRAM是英文Static RAM的縮寫，它是一種具有靜止存取功能的內(nèi)存，不需要刷新電路即能保存它內(nèi)部存 儲(chǔ)的數(shù)據(jù)。優(yōu)點(diǎn)：速度快，不必配合內(nèi)存刷新電路，可提高整體的工作效率。缺點(diǎn)：集成度低，功耗較大，相同的容量體積較大，而且價(jià)格較高，少量用于關(guān)鍵性系統(tǒng)以提高效率。SSRAM Synchronous Static Random Access Memory 的縮寫，即同步靜態(tài)隨機(jī)存取存儲(chǔ)器。同步是指Memory工作需要步時(shí)鐘，內(nèi)部的命令的發(fā)送與數(shù)據(jù)的傳輸都以它為基準(zhǔn)；隨機(jī)是指數(shù)據(jù)不是線 性依次存儲(chǔ)，而是由指定地址進(jìn)行數(shù)據(jù)讀

21、寫。對(duì)于SSRAM的所有訪問都在時(shí)鐘的上升/下降沿啟動(dòng)。地址、數(shù)據(jù)輸入和其它控制信號(hào)均于時(shí)鐘信號(hào) 相關(guān)。這一點(diǎn)與異步SRAM不同，異步SRAM的訪問獨(dú)立于時(shí)鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM Synchronous Dynamic Random Access Memory,同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，同步是指 Memory工作需要步時(shí)鐘，內(nèi)部的命令的發(fā)送與數(shù)據(jù)的傳輸都以它為基準(zhǔn)；動(dòng)態(tài)是指存儲(chǔ)陣列需要不斷的刷新來保證數(shù)據(jù) 不丟失；隨機(jī)是指數(shù)據(jù)不是線性依次存儲(chǔ)，而是由指定地址進(jìn)行數(shù)據(jù)讀寫。31信號(hào)與系統(tǒng)：時(shí)域與頻域關(guān)系32. 模擬電子電路總結(jié) 伏安特性曲線，二極管開啟電壓為0.7V/0.

22、2V，環(huán)境溫度升高后，二極管正向特性曲線左移，方向特性曲線下移。 晶體管工作在放大區(qū)的外部條件是發(fā)射結(jié)正向偏置且集電結(jié)反向偏置。 共射特性曲線：輸入特性曲線和輸出特性曲線。Uce增大時(shí)，曲線右移。截止區(qū)、放大區(qū)、飽和區(qū)。 結(jié)型場(chǎng)效應(yīng)管UGS（off）和絕緣柵型場(chǎng)效應(yīng)管 UGS（th）。夾斷區(qū)、恒流區(qū)、可變電阻區(qū)。 靜態(tài)工作點(diǎn)設(shè)置為保證：一、放大不失真二、能夠放大。兩種共射放大電路：直接耦合、阻容耦合。放大電路分析方法：直流通路求靜態(tài)工作點(diǎn)，交流通路求動(dòng)態(tài)參數(shù)。截止失真，飽和失真。等效電路。Re直流負(fù)反饋。晶體管單管三種接法：共射、共基、共集。共射：既放大電流又放大電壓。輸入電阻居中，輸出電阻較

23、大，頻帶窄。多用于低頻放大電路。共基：只放大電壓不放大電流。輸入電阻小，電壓放大和輸出電阻與共射相當(dāng)。頻率特性最好。共集：只放大電流不放大電壓。輸入電阻最大，輸岀電阻最小，具有電壓跟隨特性。用于放大電路的輸入 級(jí)和輸岀級(jí)。場(chǎng)效應(yīng)管；基本共源放大電路、自給偏壓電路、分壓式偏置電路。多級(jí)電路耦合方式：直接耦合：良好的低頻特性，可放大變化緩慢的信號(hào)。阻容耦合：各級(jí)電路靜態(tài)工作點(diǎn)獨(dú)立，電路分析、設(shè)計(jì)、調(diào)試簡(jiǎn)單。有大電容的存在不利于集成化。 變壓器耦合：靜態(tài)工作點(diǎn)獨(dú)立，不利于集成化，可實(shí)現(xiàn)阻抗變換，在功率放大中得到廣泛的應(yīng)用。零點(diǎn)漂移和溫度漂移抑制溫漂的方法：引入直流負(fù)反饋、采用溫度補(bǔ)償，電路中二極管。

24、差分放大電路。 差分放大電路中共模抑制比?；パa(bǔ)對(duì)稱輸出電路。集成運(yùn)放電路的組成：輸入級(jí)：雙端輸入的差分放大電路，輸入電阻高，差模放大倍數(shù)大，抑制共模能力強(qiáng)，靜態(tài)電流小。 中間級(jí)：采用共射（共源）放大電路，為提高放大倍數(shù)采用復(fù)合管放大電路，以恒流源做集電極負(fù)載。 輸岀級(jí)：輸岀電壓線性范圍寬、輸岀電阻?。◣ж?fù)載能力強(qiáng)）非線性失真小。多互補(bǔ)對(duì)稱輸岀電路。集成運(yùn)放頻率補(bǔ)償：一、滯后補(bǔ)償1簡(jiǎn)單電容補(bǔ)償2.密勒效應(yīng)補(bǔ)償 二、超前補(bǔ)償放大電路中反饋特性直流反饋、交流反饋；正反饋、負(fù)反饋。1. 有無反饋的判斷，是否存在反饋通路。2.反饋極性的判斷：瞬時(shí)極性法（凈輸入電壓，凈輸入電流）四種反饋組態(tài)：電壓串聯(lián)負(fù)反

25、饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。電路中引入電壓負(fù)反饋還是電流負(fù)反饋取決于負(fù)載欲得到穩(wěn)定的電壓還是穩(wěn)定的電流。電路中引入串聯(lián)負(fù)反饋還是并聯(lián)負(fù)反饋取決于輸入信號(hào)源是恒壓源還是恒流源。負(fù)反饋電路分析方法：要將反饋網(wǎng)絡(luò)作為放大電路輸入端和輸岀端等效負(fù)載。當(dāng)考慮反饋網(wǎng)絡(luò)在輸入端的 負(fù)載效應(yīng)時(shí)，應(yīng)輸岀量作用為零。而考慮反饋網(wǎng)絡(luò)輸岀端的負(fù)載效應(yīng)時(shí)，應(yīng)令輸入量作用為零。對(duì)于電壓 反饋，輸岀端短路。電流反饋，回路斷開。負(fù)反饋對(duì)放大電路的影響：1穩(wěn)定放大倍數(shù)2改變輸入輸岀電阻3展寬頻帶4.減小非線性失真。串聯(lián)負(fù)反饋增大輸入電阻，并聯(lián)負(fù)反饋減小輸入電阻；電壓負(fù)反饋減小輸岀電阻，電流負(fù)反饋增大輸岀

26、電 阻。引入負(fù)反饋一般原則：一、穩(wěn)定靜態(tài)工作點(diǎn)，引入直流負(fù)反饋；為改善放大電路動(dòng)態(tài)性能，應(yīng)引入交流負(fù)反饋。二、根據(jù)信號(hào)源的性質(zhì)決定引入串聯(lián)負(fù)反饋或者并聯(lián)負(fù)反饋。信號(hào)源為內(nèi)阻較小電壓源， 為增大輸入電阻，減小內(nèi)阻上壓降，應(yīng)引入串聯(lián)負(fù)反饋。信號(hào)源為內(nèi)阻較大的電流源，為減小放大電路的輸入電阻，使 電路獲得更大的輸入電流，應(yīng)引入并聯(lián)負(fù)反饋。三、根據(jù)負(fù)載對(duì)放大電路輸岀量的要求，負(fù)載需要穩(wěn)定的電壓信號(hào)時(shí)，引入電壓負(fù)反饋。需要穩(wěn)定的電流信號(hào)時(shí)，引入電流負(fù)反饋。四、需要進(jìn)行信號(hào)變換時(shí)，將電流信號(hào)轉(zhuǎn)換為電壓信號(hào)，引入電壓并聯(lián)負(fù)反饋。將電壓信號(hào)轉(zhuǎn)換為電流信號(hào)時(shí)，引入電流串聯(lián)負(fù)反饋。負(fù)反饋放大電路自激振蕩消除方法：

27、一、滯后補(bǔ)償1.簡(jiǎn)單電容補(bǔ)償2.RC滯后補(bǔ)償3.密勒效應(yīng)補(bǔ)償 二、超前補(bǔ)償?；具\(yùn)算電路反相比例電路運(yùn)算電路、 T型反相比例運(yùn)算電路、同相比例運(yùn)算電路（電壓跟隨器）。積分運(yùn)算電路和微分運(yùn)算電路P324-325正弦波振蕩條件 品質(zhì)因數(shù)Q值越大，選頻效果越好。在正弦波振蕩電路中，反饋信號(hào)能夠取代輸入信號(hào)， 電路引入正反饋。二要有外加選頻網(wǎng)絡(luò)，用以確定振蕩頻率。因此四個(gè)部分組成：放大電路、選頻網(wǎng)絡(luò)、正反饋網(wǎng)絡(luò)、穩(wěn)幅環(huán)節(jié)。電壓比較器對(duì)輸入信號(hào)進(jìn)行鑒幅與比較的電路。在電壓比較器中，集成運(yùn)放不是處于開環(huán)狀態(tài)就是只引入了正反饋。 單限比較器，滯回比較器，窗口比較器33. 串行通信與并行通信異同，特點(diǎn)，比較。

28、從原理來看，并行傳輸方式其實(shí)優(yōu)于串行傳輸方式。ISA總線，數(shù)據(jù)總線為8位，工作頻率為8.33MHz ；286時(shí)代，ISA的位寬提高到了 16位，為了保持與8位的ISA兼容，工作頻率仍為 8.33MHz ； PCI總線標(biāo) 準(zhǔn)成為Pentium時(shí)代PC總線的王者，PCI位寬32。由于并行傳送方式的前提是用同一時(shí)序傳播信號(hào)，用同一時(shí)序接收信號(hào)，而過分提升時(shí)鐘頻率將難以讓數(shù) 據(jù)傳送的時(shí)序與時(shí)鐘合拍，布線長(zhǎng)度稍有差異，數(shù)據(jù)就會(huì)以與時(shí)鐘不同的時(shí)序送達(dá)，另外，提升時(shí)鐘頻率 還容易引起信號(hào)線間的相互干擾，導(dǎo)致傳輸錯(cuò)誤。因此，并行方式難以實(shí)現(xiàn)高速化。串行傳輸雖然只有1位，但數(shù)據(jù)傳輸速度卻比并行口要高。串行傳輸摒

29、棄了單端信號(hào)傳輸，采用差分信號(hào)（differential signal ）傳輸技術(shù)，有效地克服了因天線效應(yīng)對(duì)信號(hào)傳輸線路形成的干擾，以及傳輸線路之間的串?dāng)_。USB 5m目前的SATA 1.0標(biāo)準(zhǔn)，數(shù)據(jù)傳輸率為150MBps。未來的SATA 2.0/3.0可提升到300MBps 以至 600MBps。34. RS232C高電平脈沖對(duì)應(yīng)的 TTL邏輯是負(fù)。TTL電平標(biāo)準(zhǔn)邏輯1電平為5V，邏輯0電平為0V;電腦所使用的RS232C它的邏輯電平1為-3 -12V，邏 輯電平0為+3V +12V。35. 放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁矗心男┓椒?？在放大電路中，由于電抗元件（電容、電感線圈）及晶體管極間

30、電容的存在，當(dāng)輸入信號(hào)信號(hào)頻率過高或 過低時(shí)，不但放大倍數(shù)數(shù)值會(huì)變小，而且產(chǎn)生超前或滯后的相移。頻率補(bǔ)償主要目的防止自激振蕩，使電 路穩(wěn)定。也稱相位補(bǔ)償或相位校正法。具體方法：一、滯后補(bǔ)償1.簡(jiǎn)單電容補(bǔ)償 2.密勒效應(yīng)補(bǔ)償 二、超前補(bǔ)償。36什么是耐奎斯特定律，怎么由模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào)？37.數(shù)字電子電路總結(jié)邏輯代數(shù)三個(gè)重要的規(guī)則：代入規(guī)則、反演規(guī)則、對(duì)偶規(guī)則。后兩者的主要區(qū)別在于對(duì)偶不做任何取反的 操作。晶體三極管的開關(guān)特性工作在什么區(qū)？工作在截止區(qū)和飽和區(qū)。此過程包括了4個(gè)時(shí)間參數(shù)：延遲時(shí)間 Td上升時(shí)間Tr存儲(chǔ)時(shí)間Ts下降時(shí)間Tf開啟時(shí)間為：延遲時(shí)間+上升時(shí)間 關(guān)閉時(shí)間為：存儲(chǔ)時(shí)間+下降時(shí)間負(fù)載能力有灌電流和拉電流負(fù)載之分。ECL是一種非飽和型門電路，它所含三極管只工作在截止區(qū)和臨界飽和區(qū)?；鶇^(qū)沒有多余存儲(chǔ)電