CameraLink接口-時(shí)序控制

1、CameraLink接口1. CameraLink 接 口簡(jiǎn)介1.1 CameraLink 標(biāo)準(zhǔn)概述Camera Link 技術(shù)標(biāo)準(zhǔn)是基于 National Semiconductor 公司的 Channel Link 標(biāo)準(zhǔn)發(fā) 展而來的,而Channel Link標(biāo)準(zhǔn)是一種多路并行 LVDS傳輸接口標(biāo)準(zhǔn).低壓差分信號(hào)(LVDS )是一種低擺幅的差分信號(hào)技術(shù),電壓擺幅在350mV左右,具有擾動(dòng)小,跳變速率快的特點(diǎn),在無失傳輸介質(zhì)里的理論最大傳輸速率在1.923Gbps . 90年代美國(guó)國(guó)家半導(dǎo)體公司(National Semiconductor )為了找到平板顯示技術(shù)的解決方案,開發(fā)了基于LVD

2、S物理層平臺(tái)的Channel Link技術(shù).此技術(shù)一誕生就被進(jìn)行了擴(kuò)展,用來 作為新的通用視頻數(shù)據(jù)傳輸技術(shù)使用.如圖1.1所示,Channel Link由一個(gè)并轉(zhuǎn)串信號(hào)發(fā)送驅(qū)動(dòng)器和一個(gè)串轉(zhuǎn)并信號(hào)接收器組成,其最高數(shù)據(jù)傳輸速率可達(dá)2.38G.數(shù)據(jù)發(fā)送器含有28位的單端并行信號(hào)和 1個(gè)單端時(shí)鐘信號(hào),將28位CMOS/TTL信號(hào)串行化處理后分成4路LVDS數(shù)據(jù)流,其4路串行數(shù)據(jù)流和1路發(fā)送LVDS時(shí)鐘流在5路LVDS差分對(duì)中傳輸.接收器接收從4路LVDS數(shù)據(jù)流和1路LVDS時(shí)鐘流中把傳來的數(shù)據(jù)和時(shí)鐘信號(hào)恢復(fù)成28位的CMOS/TTL并行數(shù)據(jù)和與其相對(duì)應(yīng)的同步時(shí)鐘信號(hào).圖 1.1 camera lin

3、k 接 口電路1.2 CameraLink端口和端口分酉己1.2.1 端口分配在根本配置模式中,端口 A、B和C被分配到唯一的 Camera Link 驅(qū)動(dòng)器/接收 器對(duì)上；在中級(jí)配置模式中,端口 D、E和F被分配到第二個(gè)驅(qū)動(dòng)器 /接收器對(duì)上；在 完整配置模式中,端口 A、B和C被分配到第一個(gè)驅(qū)動(dòng)器 /接收器對(duì)上,端口 D、E和 F被分配到第二個(gè)驅(qū)動(dòng)器 /接收器對(duì)上,端口 G和H被分配到第三個(gè)驅(qū)動(dòng)器 /接收器對(duì) 上.表1.1給出了三種配置的端口分配,Camera Link 芯片及連接器的使用數(shù)量情況.表1.1 3種配置模式的端口分配配置模式端口芯片數(shù)量連接器數(shù)量根本A,B,C11中級(jí)A,B,C

4、,D,E,F22完整a,b,c,d,e,f,g, h32圖1.2各種配置下的端口連接關(guān)系1.2.2 端口的位分配從表1.2中我們可以看出在 3種Camera Link配置模式中,圖像數(shù)據(jù)位是怎樣分配到 端口的.這種位分配方式已經(jīng)被應(yīng)用于市場(chǎng)上最流行的相機(jī)上了.表1.2 Camera Link 接口的端口分配驅(qū)動(dòng)器輸入信號(hào)對(duì)應(yīng)芯片引腳StrobeTxCLK Out/TxCLK InLVALTX/RX24FVALTX/RX25DVALTX/RX26SpareTX/RX23PortA0 , PortD0 , PortG0TX/RX0PortA1 , PortD1 , PortG1TX/RX1Port

5、A2 , PortD2 , PortG2TX/RX32PortA3 , PortD3 , PortG3TX/RX3PortA4 , PortD4 , PortG4TX/RX4PortA5 , PortD5 , PortG5TX/RX6PortA6 , PortD6 , PortG6TX/RX27PortA7 , PortD7 , PortG7TX/RX5PortB0 , PortE0 , PortH0TX/RX7PortB1 , PortE1 , PortH1TX/RX8PortB2 , PortE2 , PortH2TX/RX9PortB3 , PortE3 , PortH3TX/RX12P

6、ortB4 , PortE4 , PortH4TX/RX13PortB5 , PortE5 , PortH5TX/RX14PortB6 , PortE6 , PortH6TX/RX10PortB7 , PortE7 , PortH7TX/RX11PortC0 , PortF0TX/RX15PortC1 , PortF1TX/RX18PortC2 , PortF2TX/RX19PortC3 , PortF3TX/RX20PortC4 , PortF4TX/RX21PortC5 , PortF5TX/RX22PortC6 , PortF6TX/RX16PortC7 , PortF7TX/RX17如

7、果只用端口 D和G ,那么它們與器件的連接方法與端口A相同.同樣,如果使用端口 E和H ,它們與器件連接方法同端口B的相同,端口 F的與端口 C的相同.如果相機(jī)在每個(gè)周期內(nèi)僅輸出1個(gè)像素,那么就使用分配給像素 A的端口；如果相機(jī)在每個(gè)周期內(nèi)輸入 2個(gè)像素,那么使用分配像素 A和像素B的端口；如果在每個(gè)周期內(nèi) 輸出3個(gè)像素,那么使用分配給像素 A、B和C的端口；依次類推至相機(jī)每周期輸出 8 個(gè)像素,那么分配給 AH的8個(gè)端口都將被使用.2. CameraLink 接口模塊設(shè)計(jì)2.1 功能描述該模塊主要卞據(jù)被測(cè) FPGA發(fā)來的圖像地址信號(hào)將 DDR2中的指定圖像數(shù)據(jù)讀取出來, 并且分五路發(fā)送給 C

8、ameraLink接口,由CameraLink圖像采集卡接收并傳給上位機(jī)顯示.2.2 接口才苗述CameraLink圖像采集端口模塊的接口信號(hào)如圖2.1所示：圖2.1 CameraLink圖像采集端口示意圖表2.1各端口的接口定義端口名端口信號(hào)類型描述來源/去 向Cpsl_Reset_iN輸入STD_LOGIC異步復(fù)位時(shí)鐘,低電平有效時(shí)鐘 同步 模塊Cpsl_CamLin kClk_i輸入STD_LOGIC主時(shí)鐘85MHzCpsl_DdrClk_ i輸入STD_LOGICDDR2訪問時(shí)鐘被測(cè)FPG ACpsv_DeBlkE n_i輸入STD_LOGIC_VECTOR (6 DOWNTO 0)地

9、址使能信號(hào),選擇從A,D1,D2,D3,D4,D5,G 中哪一塊輸出Cpsl_CMOSF syn_i輸入STD_LOGIC幀同步信號(hào)Cpsl_CMOSL syn_i輸入STD_LOGIC行同步信號(hào)Cpsv_AXaddr _i輸入STD_LOGIC_VECTOR (3 DOWNTO 0)A塊中的地址選擇信號(hào)Cpsv_D1Xadd r_i輸入STD_LOGIC_VECTOR (10 DOWNTO 0)D1塊中的地址選擇信號(hào)Cpsv_D2Xadd r_i輸入STD_LOGIC_VECTOR (10 DOWNTO 0)D2塊中的地址選擇信號(hào)Cpsv_D3Xadd r_i輸入STD_LOGIC_VECT

10、OR (10 DOWNTO 0)D3塊中的地址選擇信號(hào)Cpsv_D4Xadd r_i輸入STD_LOGIC_VECTOR (10 DOWNTO 0)D4塊中的地址選擇信號(hào)Cpsv_D5Xadd r_i輸入STD_LOGIC_VECTOR (10 DOWNTO 0)D5塊中的地址選擇信號(hào)Cpsv_IXaddr_輸入STD_LOGIC_VECTORI塊中的地址選擇信號(hào)端口名端口信號(hào)類型描述來源 /去 向i(3 DOWNTO 0)DS9 0CR287DS9 0CR 287Cpsv_CamDat aA_o輸出STD_LOGIC_VECTOR (11 DOWNTO 0)第,路Cameralink圖像米集

11、輸出數(shù)據(jù)Cpsl_CamFval A_oP輸出STD_LOGICA路幀有效信號(hào),高電平成效Cpsl_CamDva lA_oP輸出STD_LOGICA路數(shù)據(jù)有效信號(hào),高電平 成效Cpsl_CamLval A_oP輸出STD_LOGICA 路行有效信號(hào),高電平成效Cpsl_CamPwrDwnA_o輸出STD_LOGICM CameraLink PowerDownCpsl_CamClkA_o輸出STD_LOGIC笫L路CameraLink時(shí)鐘Cpsv_CamDat aB_o輸出STD_LOGIC_VECTOR (11 DOWNTO 0)第一路Cameralink圖像米集輸出數(shù)據(jù)Cpsl_CamFva

12、l B_oP輸出STD_LOGIC第二路幀有效信號(hào),高電平成效Cpsl_CamDva lB_oP輸出STD_LOGIC第二路數(shù)據(jù)有效信號(hào),高電平 成效Cpsl_CamLval B_oP輸出STD_LOGIC第二路行有效信號(hào),高電平成效Cpsl_CamPwr DwnB_o輸出STD_LOGIC第二路 CameraLink PowerDownCpsl_CamClk B_o輸出STD_LOGIC第二路CameraLink時(shí)鐘Cpsv_CamDat aC_o輸出STD_LOGIC_VECTOR (11 DOWNTO 0)第一路Cameralink圖像米集輸出數(shù)據(jù)Cpsl_CamFvalC oP輸出ST

13、D_LOGIC第三路幀有效信號(hào),高電平成效Cpsl_CamDva lC_oP輸出STD_LOGIC第三路數(shù)據(jù)有效信號(hào),高電平 成效Cpsl_CamLval C_oP輸出STD_LOGIC第三路行有效信號(hào),高電平成效Cpsl_CamPwrDwnC o輸出STD_LOGIC第三路 CameraLink PowerDownCpsl_CamClk C_o輸出STD_LOGIC第三路CameraLink時(shí)鐘Cpsv_CamDat aD o輸出STD_LOGIC_VECTOR (11 DOWNTO 0)第四路Cameralink圖像米集輸出數(shù)據(jù)端口名端口信號(hào)類型描述來源 /去 向Cpsl_CamFval

14、D_oP輸出STD_LOGIC第四路幀有效信號(hào),高電平成效Cpsl_CamDva lD_oP輸出STD_LOGIC第四路數(shù)據(jù)有效信號(hào),高電平 成效Cpsl_CamLval D_oP輸出STD_LOGIC第四路行有效信號(hào),高電平成效Cpsl_CamPwrDwnD_o輸出STD_LOGIC第四路 CameraLink PowerDownCpsl_CamClk D_o輸出STD_LOGIC第四路CameraLink時(shí)鐘Cpsv_CamDat aE_o輸出STD_LOGIC_VECTOR(11DOWNTO 0)第五路Cameralink圖像米集輸 出數(shù)據(jù)Cpsl_CamFval E_oP輸出STD_L

15、OGIC第五路幀有效信號(hào),高電平成效Cpsl_CamDva lE_oP輸出STD_LOGIC第五路數(shù)據(jù)有效信號(hào),高電平 成效Cpsl_CamLval E_oP輸出STD_LOGIC第五路行有效信號(hào),高電平成效Cpsl_CamPwrDwnE_o輸出STD_LOGIC第五路 CameraLink PowerDownCpsl_CamClk E_o輸出STD_LOGIC第五路CameraLink時(shí)鐘app_af_wren輸出STD_LOGICMIG緩存地址和命令的fifo寫 使能信號(hào)高電平有效DDR2控 制器app_af_addr輸出STD_LOGIC_VECTOR (30 DOWNTO 0)MIG地

16、址總線app_af_cmd輸出STD_LOGIC_VECTOR (2 DOWNTO 0)MIG讀寫命令限制彳也clk0_tb輸入STD_LOGICMIG用戶界囿同步時(shí)鐘app_af_afull輸入STD_LOGIC緩存地址和命令的fifo快滿信號(hào)rd_data_valid輸入STD_LOGIC讀出數(shù)據(jù)有效信號(hào),與有效數(shù) 據(jù)同步rd_data_fifo_o ut輸入STD_LOGIC_VECTOR (63 DOWNTO 0)MIG用戶界囿讀數(shù)據(jù)總線CameraLink接口信號(hào)時(shí)序如圖 2.2所示：圖2.2 CameraLink圖像采集電路的時(shí)序圖2.3 功能實(shí)現(xiàn)Cameralink圖像采集接口電

17、路主要包含兩個(gè)子模塊,如圖 4.59所示,數(shù)據(jù)讀取分發(fā)模 塊負(fù)責(zé)從 DDR2中讀取處理好的CMOS圖像,并按指定的數(shù)據(jù)編排要求分發(fā)給5路CAMERALINKa據(jù)緩沖輸出模塊,數(shù)據(jù)緩沖輸出模塊完成5路CAMERALINK數(shù)據(jù)的緩沖,并按指定時(shí)序要求發(fā)送給 DS90CR287圖2.3 CameraLink圖像采集軟件流程框圖2.3.1 數(shù)據(jù)讀取分發(fā)模塊數(shù)據(jù)讀取分發(fā)模塊負(fù)責(zé)在幀行同步信號(hào)的限制下,根據(jù)地址使能和地址信號(hào)從DDR2中讀取處理好的 CMOS圖像數(shù)據(jù),并按指定的數(shù)據(jù)編排要求發(fā)送給 cameralink數(shù)據(jù)緩沖輸出模塊.該模塊也分為兩個(gè)子模塊：地址映射模塊和讀取 DDR模塊.地址映射模塊的主

18、要功能 是根據(jù)被測(cè)FPGA給的行地址轉(zhuǎn)化成對(duì)應(yīng) DDR的行起始地址,轉(zhuǎn)化完成后把 DDR地址發(fā)給 DDR讀取模塊,DDR讀取模塊負(fù)責(zé)把該行的 10240個(gè)像素12bit全部讀取到五路緩沖模 塊中.2.3.2 數(shù)據(jù)緩沖輸出模塊緩沖模塊總共有五路,把一行圖像數(shù)據(jù)平均分到五路緩沖后輸出.每路 CameraLink緩沖模塊包括2個(gè)雙口 RAM,采用乒乓讀寫的工作模式,一個(gè)雙口 RAM讀DDR數(shù)據(jù)的同時(shí)另一個(gè)雙口 RAM發(fā)送數(shù)據(jù).雙口 RAM配置為兩端口 獨(dú)立時(shí)鐘模式,以隔離 DDR時(shí)鐘和CamerLink數(shù)據(jù)域的時(shí)鐘.另外,兩端口可 以配置為不同的數(shù)據(jù)位寬,以方便實(shí)現(xiàn) DDR2數(shù)據(jù)位寬64位到16位數(shù)據(jù)位寬 的變換.由于CamerLin