Intel 65nm工藝實(shí)現(xiàn)與45nm工藝預(yù)覽

1、Intel 65nm工藝實(shí)現(xiàn)與45nm工藝預(yù)覽半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,fabless.a:v:a,X5d7O作者  濮元愷  2006年8月#T%C'j9m&V%p4M'S一, 工藝的提升帶來(lái)了什么那些說(shuō)摩爾定律“腦死亡”的人應(yīng)該清醒的了，雖然我自

2、己也曾對(duì)摩爾定律的未來(lái)抱有很大的懷疑和迷茫，但I(xiàn)ntel正用實(shí)際行動(dòng)一次次證明自己。high-k方面的突破，應(yīng)變硅技術(shù)上升級(jí)，晶體管結(jié)構(gòu)上的創(chuàng)新一個(gè)個(gè)激動(dòng)人心的技術(shù)，印證了Intel在半導(dǎo)體制造技術(shù)的足跡。下面將結(jié)合最近收集到的材料，和大家一起了解Intel的65nm與未來(lái)的45nm工藝。文中出現(xiàn)的技術(shù)詞匯不單獨(dú)注解，而是在原文里整體說(shuō)明，希望本文能給硬件技術(shù)愛(ài)好者在晉級(jí)道路上提供一些幫助。1, Intel的全盤計(jì)劃8P63n1q51S半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process

3、,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,fabless-%l/m"G8L+e這張圖片就是Intel的CPU整體計(jì)劃，它是一項(xiàng)粗略的計(jì)劃。半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,fabless Z#3d*m$

4、D9?%aP1262是我們熟悉的采用90nm制造的Pentium 4處理器，第一批產(chǎn)品在2003年末出廠，典型代表是Pentium 4 Prescott。P1262延續(xù)了上一代Pentium 4的NetBrust（網(wǎng)絡(luò)爆發(fā)）架構(gòu)，在頻率方面瘋狂飆升，而且90nm工藝內(nèi)有一些問(wèn)題沒(méi)有很好地解決。P1262計(jì)劃預(yù)期達(dá)到的頻率是4.0GHz，實(shí)際最后一款產(chǎn)品止步于3.8 GHz。P1264是我們正在經(jīng)歷的時(shí)代，周期同樣是2年。我們熟悉的產(chǎn)品是Core微架構(gòu)的Conroe處理器，采用65nm工藝制造，功耗控制表現(xiàn)優(yōu)秀，性能強(qiáng)大。P1266是未來(lái)45nm工藝制造的處理器，它將從2007年持續(xù)到2009年

5、，產(chǎn)品的名稱和型號(hào)我們還不知。然后由32nm工藝的P1268接替它繼續(xù)實(shí)現(xiàn)摩爾定律。P1264和P1266正是我們下面要說(shuō)明的計(jì)劃，因?yàn)樗鼈兪褂昧?5nm與45nm工藝，這兩款工藝的實(shí)現(xiàn)對(duì)Intel非常重要，Intel借助它們證實(shí)了自己在芯片制造界的領(lǐng)先地位，同時(shí)成功地延續(xù)著摩爾定律，也同時(shí)突破了很多技術(shù)壁壘。2. 新工藝帶來(lái)了什么半導(dǎo)體技術(shù)天地5L7c(U6g+! F/U.Y+W3la、更高的性能半導(dǎo)體技術(shù)天地6r8N!?"v-K:I我們?cè)谶@里說(shuō)的65nm、45nm是指每一個(gè)晶體管的大小，晶體管越小，單個(gè)芯片能容納的晶體管也越多，性能由此得到提升。集成度是衡量一個(gè)芯片性能的重要標(biāo)志

6、，如果業(yè)界不引入新的技術(shù)，制造出更高集成度的CPU芯片將成為一項(xiàng)不可能完成的任務(wù)。因?yàn)樾酒木w管數(shù)量越多，CPU芯片的尺寸變得越來(lái)越大，無(wú)論對(duì)制造成本、散熱還是提高運(yùn)行速度都相當(dāng)不利，提升制造工藝成為業(yè)界共同的選擇。反過(guò)來(lái)，采用先進(jìn)的制造技術(shù)往往能讓芯片擁有更出色的表現(xiàn)，從而在激烈的競(jìng)爭(zhēng)中獲得領(lǐng)先優(yōu)勢(shì)。在過(guò)去幾十年間，Intel始終牢牢把握著這一項(xiàng)優(yōu)勢(shì)，幾乎每年它們都投入巨資建設(shè)或升級(jí)自己的十幾家芯片制造工廠，無(wú)論是在0.25um、0.18um、0.13um還是90nm、65nm工藝，它都比對(duì)手領(lǐng)先一步。半導(dǎo)半導(dǎo)體技術(shù)天地+R&n%G;_4m5I S2o為了獲得更高的性能，芯片內(nèi)容納

7、的晶體管數(shù)會(huì)變得越來(lái)越多。對(duì)CPU而言，便是運(yùn)算核心的增強(qiáng)和緩存單元的增大。第一代Willamette核心的Pentium 4只有4200萬(wàn)個(gè)晶體管，而3.46 GHz的Pentium EE 955處理器達(dá)到了3億7600萬(wàn)，這一數(shù)字還在被不斷刷新。CPU中還有一個(gè)重要的部分是緩存，它有靜態(tài)SRAM構(gòu)成。（如圖）#p9R;S&E.v2p)l2S:c*S9E+d4K3/F%I+U6F+k8C&Z6 T1ISRAM的每一個(gè)比特位需要占用6個(gè)晶體管（如圖），存儲(chǔ)密度很低，1MB容量的二級(jí)緩存就需要占用5000萬(wàn)個(gè)晶體管，這是一個(gè)相當(dāng)驚人的數(shù)字。目前在CPU的邏輯分布中，二級(jí)緩存占據(jù)的

8、硅芯片面積甚至大于運(yùn)算核心。這也促進(jìn)了新工藝的導(dǎo)入速度。%u*y*O.E%h*S%N'w0n)L;I*I,d5A4p/tb、更低的功耗與更高的工作頻率對(duì)半導(dǎo)體芯片來(lái)說(shuō)，新工藝往往可以帶來(lái)運(yùn)算性能和電氣性能雙方面的改進(jìn)。一個(gè)非常簡(jiǎn)單的事實(shí)就是，同樣的半導(dǎo)體芯片，若用先進(jìn)工藝制造往往可以帶來(lái)功耗的明顯降低，而低功耗同時(shí)又意味著芯片的工作頻率可以繼續(xù)向上提升一個(gè)等級(jí)，這在過(guò)去的實(shí)踐中也得到極好的例證。AMD的Athlon XP就是因?yàn)楣に嚨囊辉偕?jí)，工作頻率得到不斷的提升，使其市場(chǎng)生命力長(zhǎng)達(dá)5年之久，創(chuàng)下單個(gè)CPU架構(gòu)的新紀(jì)錄。另一方面，低功耗可以讓PC更節(jié)能，對(duì)散熱設(shè)計(jì)不會(huì)帶來(lái)什么壓力，安

9、靜、低噪音運(yùn)行可以得到充分保障。反之，若半導(dǎo)體芯片功耗太高，不可避免將出現(xiàn)運(yùn)行過(guò)程中高熱、高噪音的狀況，用戶對(duì)此向來(lái)是深惡痛絕。,芯片,集成電路,設(shè)計(jì),版圖,芯片,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,process,layout,package,FA,QA,diffusion,etch,photo,implant,metal,cmp,lithography,fab,fabless,F4I7)z e-z'S-M5P7B8U不過(guò)，在從0.13um到90nm的工藝升級(jí)中這一點(diǎn)體現(xiàn)的不明顯。大家可以看到，90nm工藝的Prescott比之前的Pent

10、ium 4在功耗上高出一大截，這主要是由于CPU設(shè)計(jì)方案發(fā)生改變所致。另一方面，90nm工藝所產(chǎn)生的晶體管漏電問(wèn)題一直沒(méi)有得到應(yīng)有的解決，芯片功耗降低的效應(yīng)體現(xiàn)得并不明顯。同樣，AMD也碰到了類似的情況，90nm工藝制造的Athlon 64新品在功耗方面與同頻率、0.13um工藝的產(chǎn)品相當(dāng)，晶體管漏電問(wèn)題同樣是罪魁禍?zhǔn)?，關(guān)于這個(gè)問(wèn)題我們會(huì)在下文中進(jìn)行深入的探討。半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,et

11、ch,implant,diffustion,lithography,fab,fabless58N6X07I相關(guān)知識(shí)鋪墊首先要給大家說(shuō)的現(xiàn)代CPU的基本構(gòu)造，這樣后面的東西才能易理解。如今的CPU工藝，簡(jiǎn)單的來(lái)說(shuō)，是在硅材料上制成晶體管，再覆蓋上二氧化硅絕緣（SiO2）層，然后在絕緣層上布上制作金屬導(dǎo)線（傳統(tǒng)多使用鋁材料），使各獨(dú)立的“管子”連在一起成為能工作的單元。半導(dǎo)體技術(shù)天地$?#O3i&c6W #半導(dǎo)體技術(shù)天地$r:r4H3t.s2e3J    如圖所示就是一個(gè)CMOS（complementary metal oxide semiconductor互補(bǔ)金屬氧化

12、半導(dǎo)體）晶體管。圖中的p-Si就是硅基底，source表示源極，drain表示漏極，gate表示門，oxide就是用于門和基底絕緣的薄層介電質(zhì)。2P$N(W%u$v.L$Y;?)S半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,芯片,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,process,layout,package,FA,QA,diffusion,etch,photo,implant,metal,cmp,lithography,fab,fabless,B6N)X/%X&2B+3e#目前CMOS工藝使用最多的是MOS-FET(金屬-氧化物-半導(dǎo)體-場(chǎng)效應(yīng)晶體

13、管)，是現(xiàn)代集成電路中最重要的元件。它是在P型或N型襯底上建立兩個(gè)非常接近的，與襯底極性相反的區(qū)域，構(gòu)成源極和漏極。然后在兩者之間的區(qū)域生成一層極薄的二氧化硅（SiO2）絕緣層，然后覆蓋上電極，構(gòu)成柵極。工作時(shí)電流從源極流入，如果柵極上有一定的電壓，就會(huì)在柵極下形成溝道連接源極和漏極，電流就能通過(guò)，而在漏極形成輸出。從漏極輸出的電流再驅(qū)動(dòng)其它管子的柵極。它的特點(diǎn)是采用了兩種不同導(dǎo)電類型的MOS場(chǎng)效應(yīng)管，一種是增強(qiáng)型P溝道MOS場(chǎng)效應(yīng)管(PMOS管)，另一種是增強(qiáng)型N溝道MOS場(chǎng)效應(yīng)管(NMOS管)，它們組成了互補(bǔ)結(jié)構(gòu)。在工作中，兩個(gè)串聯(lián)的場(chǎng)效應(yīng)管總是處于一個(gè)管子導(dǎo)通，另一個(gè)管子截止的狀態(tài)。因此

14、也有了一個(gè)不成文的公式：“CMOS=NMOS+PMOS”，如下圖：N'6t8a(-|8R1s2I$:f8f#*?;X!e;B)F8V1m我們看到Gate（晶體管門）的材料在這里使用的是PolySilicon（多晶硅），那個(gè)薄層Gate oxide使用的是二氧化硅（SiO2）。半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,fa

15、bless+Q5q8W)t(_,O這里主要討論的是晶體管和相關(guān)制造技術(shù)，印刷電路的制造與光刻設(shè)備簡(jiǎn)單帶過(guò)。光刻機(jī)是一個(gè)高度精密且價(jià)格高昂的設(shè)備，基本上無(wú)法完全依靠第三方公司提供，有實(shí)力的半導(dǎo)體廠商基本上都是自行研發(fā)或改造設(shè)備。Intel設(shè)計(jì)出被稱為“交互相移掩模（Alternating Phase Shift Masks）”的新穎技術(shù)，這項(xiàng)技術(shù)能夠讓193nm波長(zhǎng)的光刻設(shè)備繼續(xù)用于65nm工藝的芯片制造中，而該設(shè)備目前廣泛用于90nm精度的芯片生產(chǎn)中。Intel的目標(biāo)是讓現(xiàn)在的248nm波長(zhǎng)的光刻設(shè)備也能夠得到再利用，該設(shè)備現(xiàn)在用于130nm工藝的芯片制造。半導(dǎo)體技術(shù)天地'r)g!e&

16、amp;X6g*/k2-h2d(W.F)i&F半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,芯片,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,process,layout,package,FA,QA,diffusion,etch,photo,implant,metal,cmp,lithography,fab,fabless5Q-m.S'r%p*b%c9z0j)V二, 65nm工藝的實(shí)現(xiàn)半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,芯片,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,process,layout,package,F

17、A,QA,diffusion,etch,photo,implant,metal,cmp,lithography,fab,fabless3's(m$O;m                /u8A"k2Y9Intel使用的65nm工藝是當(dāng)前世界上已投入量產(chǎn)的最先進(jìn)的芯片制造技術(shù)，它能為制造出的產(chǎn)品帶來(lái)更高的集成度和性能。Intel在2005年第一次生產(chǎn)出了65nm工藝成品CPU，并在2006年6月實(shí)現(xiàn)了90nm與65nm的“制造接替”（如圖）。(s,X2t-s&O5d*?這

18、一接替的完成意味著Intel能大量并高效地生產(chǎn)65nm工藝的CPU，同時(shí)Intel也借用65nm的新技術(shù)在大多數(shù)廠商沒(méi)有用上65nm工藝之前實(shí)現(xiàn)了在芯片生產(chǎn)方面的里程碑式跨越。65nm工藝為我們直接提供了以下新技術(shù)特性：1、“改進(jìn)型應(yīng)變硅技術(shù)”提供了超過(guò)“第一代應(yīng)變硅技術(shù)”10%-15%的驅(qū)動(dòng)電流，更大程度上提升了性能。w2、晶體管的門長(zhǎng)度達(dá)到35nm，門和通道之間的氧化物絕緣層達(dá)到了1.2nm，這又是兩個(gè)創(chuàng)記錄的數(shù)字。3、在晶體管頂部使用了NiSi化合物，進(jìn)一步降低了電阻（如圖）半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,

19、eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,fabless%O7N,h%d F2B;t:U"i4、繼續(xù)使用了Low K互連層技術(shù)，讓Low K材料擔(dān)任金屬互聯(lián)線路間使用的主要絕緣材料?；ヂ?lián)線路使用了“8層銅互連”。半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,芯片,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,process,layout,package,FA,QA,diffusion,etch,photo,

20、implant,metal,cmp,lithography,fab,fabless1n6K1"w,?/E2p F.t0B15、使用了晶體管睡眠技術(shù)，減少了大量電能浪費(fèi)。.g7+R6n3K:V9?3v73O9?6、繼續(xù)堅(jiān)持沒(méi)有使用SOI技術(shù)，而是用耗盡型襯底晶體管(depleted substrate transistor，DST)代替。6"R8c0R%s9v7G4D半導(dǎo)體技術(shù)天地 l0L8j(W8iIntel首次在300mm晶圓上使用65nm工藝，更有利于大量晶體管的集成，特別是有利于多內(nèi)核處理器的制造，同時(shí)這一技術(shù)將用于更多的先進(jìn)制造領(lǐng)域。由于制造技術(shù)的改進(jìn)，65nm工藝

21、將使Intel更接近“energy-efficient performance goals”（低耗高效目標(biāo)），Intel為此已經(jīng)奮斗多年。除了滿足多核所需要的晶體管數(shù)目，更多的晶體管還可以使Intel做一些新的硬件技術(shù)，比如更強(qiáng)大的安全技術(shù)和虛擬技術(shù)。)U;D3H.6n:-晶體管在工藝成熟的基礎(chǔ)上做的越小，不僅帶來(lái)了更高的性能，同時(shí)使電能的消耗和多余的散熱控制地更好。在計(jì)算和通信領(lǐng)域，節(jié)能型產(chǎn)品也更容易開(kāi)發(fā)。改進(jìn)型應(yīng)變硅技術(shù)功不可沒(méi)，在90nm時(shí)代的良好表現(xiàn)，讓Intel稍加改進(jìn)，以更大的性能提升幅度出現(xiàn)在65nm工藝中而沒(méi)有增加一點(diǎn)漏電。結(jié)合上面提到的新特性，Intel可以更容易地劃分產(chǎn)品線

22、。提高了NMOS和PMOS的性能也就是提高了CMOS（complementary metal oxide semiconductor 互補(bǔ)金屬氧化半導(dǎo)體）的性能，這可以當(dāng)今CPU的主要元件。如圖，如果走紅色箭頭，則提高的晶體管性能15%，如果走黃色箭頭，則減少了5倍的漏電，更節(jié)能。半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,fab

23、less-y+|8o%Q3r726w)_+G(o+V9O)由此，在我們已經(jīng)講過(guò)的Intel計(jì)劃中，Intel又新加入計(jì)劃P1265，此編號(hào)針對(duì)的超低能耗CPU產(chǎn)品（Ultra-low-power 65nm process technology）。這讓Intel擁有更大的籌碼進(jìn)入網(wǎng)絡(luò)產(chǎn)品、移動(dòng)通信、掌上電腦等領(lǐng)域。. (F+e9X*q在65nm工藝簡(jiǎn)報(bào)的最后，Intel還不忘寫上這樣一段話：新的65nm工藝CPU拓展了我們的“15年目標(biāo)”，使得我們有能力繼續(xù)以兩年為一個(gè)周期使用新工藝，也再次證明了我們有能力繼續(xù)摩爾定律帶來(lái)的輝煌。y%g2、65nm工藝技術(shù)簡(jiǎn)析總攬 65nm工藝全局，Intel采

24、用了以下新技術(shù)：·在硅基底絕緣層方面，使用耗盡型襯底晶體管（depleted substrate transistor，DST） ·在晶體管底部氧化物薄層，使用改進(jìn)型應(yīng)變硅技術(shù)（The second generation Strained Silicon）·在金屬互聯(lián)線路間，使用Low-K材料與8層銅互連9?2e)W;h8J'q1I'J0B·在晶體管自身，使用晶體管睡眠技術(shù)（Sleep transistors）a、耗盡型襯底晶體管（depleted substrate transistor，DST）半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,芯片

25、,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,process,layout,package,FA,QA,diffusion,etch,photo,implant,metal,cmp,lithography,fab,fabless,h7U"P%?)N%i%L Bwww針對(duì)130nm以后工藝的門泄漏快速上升問(wèn)題，SOI(Silicon on Insulator，絕緣層上覆硅)技術(shù)在這幾年表現(xiàn)最為槍眼。它最初由IBM負(fù)責(zé)研究，后來(lái)AMD得到IBM的幫助成功使用。同樣該技術(shù)基礎(chǔ)成熟，有著IBM和半導(dǎo)體大廠商的潛心研發(fā)，實(shí)現(xiàn)也很簡(jiǎn)單：晶體管通過(guò)一個(gè)更厚的絕緣

26、層從硅晶元中分離出來(lái)。這樣做具有很多優(yōu)點(diǎn)：首先，這樣在晶體管通道中就不會(huì)再有不受控制的電子運(yùn)動(dòng)，也就不會(huì)對(duì)晶體管電子特性有什么影響；其次，在將閾值電壓加載到門電路上后，驅(qū)動(dòng)電流出現(xiàn)前通道電離的時(shí)間間隔也減小了，也就是說(shuō)，晶體管“開(kāi)”和“關(guān)”狀態(tài)的切換性能提高了，這可是晶體管性能的第二大關(guān)鍵性能參數(shù)；同時(shí)在速度不變的情況下，我們可以也可以降低閾值電壓，或是同時(shí)提高性能和降低電壓。2f"w,|.n)k2Y在以前，Intel對(duì)業(yè)界推崇的SOI一直是不屑一顧的態(tài)度。在2000年“GHz時(shí)代”來(lái)臨時(shí)，Intel又主張使用SOI技術(shù)，它對(duì)SOI技術(shù)寄予厚望。因?yàn)檫@種技術(shù)耗電量低，電容量小，并將使

27、用SOI作為完成未來(lái)“THz晶體管”的主要工具。但2001年后發(fā)生了變化，因?yàn)槌杀咎?，Intel再次對(duì)SOI說(shuō)不。但它的最大對(duì)手AMD在IBM的幫助下成功地在Athlon 64產(chǎn)品中使用了SOI技術(shù)，這時(shí)的SOI使得晶體管的成本雖提高近10%，但AMD的晶體管數(shù)目不及Intel，這種成本提升在它的身上體現(xiàn)得沒(méi)有Intel明顯。AMD宣稱通過(guò)這種技術(shù)可以在相同能耗的基礎(chǔ)上讓處理器的性能提高25，而且使用SOI技術(shù)只需對(duì)現(xiàn)有生產(chǎn)線進(jìn)行一點(diǎn)改造即可。從AMD現(xiàn)在的表現(xiàn)來(lái)看，使用SOI受益斐淺。半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,芯片,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,des

28、ign,eda,process,layout,package,FA,QA,diffusion,etch,photo,implant,metal,cmp,lithography,fab,fabless*L2f'Y8T1Y!x,%C,N+i)|4x-u0e.H7N*c4l.c/M&o從獲得的材料分析，Intel關(guān)鍵正在開(kāi)發(fā)稱為耗盡型襯底晶體管(depleted substrate transistor，DST)的技術(shù)，實(shí)際上就是SOI技術(shù)的變形。而且一個(gè)很重要的標(biāo)志是：DST同樣是在2001年基本完成的，也正是在這時(shí)，Intel意識(shí)到了這種技術(shù)的優(yōu)勢(shì)和前途，勇敢地對(duì)SOI說(shuō)不。In

29、tel一直對(duì)SOI技術(shù)抱著懷疑的態(tài)度，它認(rèn)為使用完全耗盡的通道沒(méi)有任何好處，這個(gè)通道會(huì)變得非常的小，大約10納米左右，這是很難制造的，同時(shí)也因?yàn)榘l(fā)射端和接受端的距離減小急劇提高了外接晶體管的阻抗。,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,fabless!y#a)G:f!6N$e因此DST技術(shù)就被推出了，相比SOI技術(shù)其做了一些改動(dòng)來(lái)消除它的主要缺點(diǎn)，通道非常的短，同時(shí)也做了完全貧化處理。在一定的控

30、制下驅(qū)動(dòng)電流可以立即在門(晶體管門)通過(guò)，并不會(huì)電離在絕緣層下通道的任何部分。另外，這樣也可以表現(xiàn)出虛擬通道增長(zhǎng)的效果，從而體現(xiàn)出浮點(diǎn)晶體管的特性。不過(guò)這只相當(dāng)于在一個(gè)通常的SOI晶體管上使用了完全耗盡通道，主要的問(wèn)題仍然是外接晶體管陡然增加的阻抗上。所以，Intel不會(huì)讓通道的長(zhǎng)度影響到DST晶體管上的漏極和接受端的長(zhǎng)度。Intel通過(guò)降低關(guān)狀態(tài)電壓有效的將產(chǎn)品工作電壓降到了1.0V以下，并表示可以在2010年達(dá)到0.6V。DST晶體管中絕緣層和源極及漏極直接連接在一起。因此與SOI相比，漏電電流可控制在其1/100左右。b、改進(jìn)型應(yīng)變硅技術(shù)（The second generation St

31、rained Silicon）3S1B V:N$s-x5N改進(jìn)型應(yīng)變硅技術(shù)，這種獨(dú)特的技術(shù)拉伸了硅原子的晶格結(jié)構(gòu)，允許電子更快流動(dòng)，同時(shí)更進(jìn)一步減小了阻抗。所謂應(yīng)變硅，指的是一種僅有1.2nm厚度的超薄氧化物層，利用應(yīng)變硅代替原來(lái)的高純硅制造晶體管內(nèi)部的通道，可以讓晶體管內(nèi)的原子距離拉長(zhǎng)，單位長(zhǎng)度原子數(shù)目變少，當(dāng)電子通過(guò)這些區(qū)域時(shí)所遇到的阻力就會(huì)減少，由此達(dá)到提高晶體管性能的目的。90納米工藝中的應(yīng)變硅實(shí)際上是使用硅鍺（在PMOS）和含鎳的硅化物（在NMOS）兩種材料，二者均可使晶體管的激勵(lì)電流平均提升20%左右，所付出的成本提升代價(jià)則只有2%，費(fèi)效比是非常明顯的。,a/!y8M0L:S半導(dǎo)體

32、制造業(yè)界普遍認(rèn)同使用應(yīng)變硅技術(shù)來(lái)改善NMOS晶體管的電子遷移率和PMOS晶體管的空洞遷移率。在NMOS和PMOS管中，應(yīng)變硅技術(shù)起著不同的作用。但達(dá)到了Intel預(yù)期的同樣的效果在成本基本不變的情況下，比沒(méi)有使用該技術(shù)平均提高了30%的電子流動(dòng)速度。圖示為應(yīng)用伸張應(yīng)力和壓縮應(yīng)力改變NMOS與PMOS的源極與漏極結(jié)構(gòu)。半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,芯片,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,process,layout,package,FA,QA,diffusion,etch,photo,implant,metal,cmp,lithography,

33、fab,fabless*M!Z"?6$w3G j Z半導(dǎo)體技術(shù)天地)|1?$'Q -m'o&n0p"G!t.h'e'G5T 該技術(shù)在65nm中已經(jīng)是第二代了，它是在上一代的基礎(chǔ)上改造完成，而且由于其他技術(shù)的配合，在65nm中表現(xiàn)突出。如圖：我們可以很形象地看到Intel拉伸了硅原子的晶格結(jié)構(gòu)，電流能更快的通過(guò)。應(yīng)變硅技術(shù)在英特爾的90nm工藝中得到采用，大家可能會(huì)認(rèn)為這項(xiàng)技術(shù)徒有虛名，因?yàn)椴捎迷摷夹g(shù)的Prescott在功耗方面令人極度失望。事實(shí)并非如此，應(yīng)變硅技術(shù)的著眼點(diǎn)并非降低功耗，而是加速晶體管內(nèi)部電流的通過(guò)速度，讓晶體管獲得更出

34、色的效能。反映到實(shí)際指標(biāo)上，就是處理器可以工作在更高的工作頻率上，單就這個(gè)因素而言，Prescott的表現(xiàn)還是非常值得肯定的。半導(dǎo)體技術(shù)天地*C)o 36?3N在65nm工藝中，英特爾決定采用更先進(jìn)的第二代高性能應(yīng)變硅，該技術(shù)可以讓晶體管的激勵(lì)電流進(jìn)一步提升到30%，優(yōu)于90nm工藝中的第一代應(yīng)變硅。英特爾表示，憑借這項(xiàng)技術(shù)，英特爾可以確保在65nm工藝中繼續(xù)領(lǐng)先。而鑒于應(yīng)變硅技術(shù)的明顯效果，IBM、AMD等半導(dǎo)體企業(yè)都準(zhǔn)備開(kāi)發(fā)類似的技術(shù)。0N5J'y5k& )Mc、Low-K材料與8層銅互連關(guān)于功耗和漏電問(wèn)題，還有一個(gè)大家耳熟能詳?shù)募夹g(shù)就是Low K互連層。在集成電路工藝中，

35、有著極好熱穩(wěn)定性、抗?jié)裥缘亩趸枰恢笔墙饘倩ヂ?lián)線路間使用的主要絕緣材料。由于寄生電容C正比于電路層隔絕介質(zhì)的介電常數(shù)K，若使用低K值材料（K<3）作為不同電路層的隔絕介質(zhì)，問(wèn)題便迎刃而解了。隨著互聯(lián)中導(dǎo)線的電阻（R）和電容（C）所產(chǎn)生的寄生效應(yīng)越來(lái)越明顯，低介電常數(shù)材料替代傳統(tǒng)絕緣材料二氧化硅也就成為集成電路工藝發(fā)展的又一必然選擇。這里的“K”就是介電常數(shù)，Low K就是低介電常數(shù)材料。Low K技術(shù)最初由IBM開(kāi)發(fā)，當(dāng)時(shí)的產(chǎn)業(yè)大背景是隨著電路板蝕刻精度越來(lái)越高，芯片上集成的電路越來(lái)越多，信號(hào)干擾也就越來(lái)越強(qiáng)，所以IBM致力于開(kāi)發(fā)、發(fā)展一種新的多晶硅材料。IBM聲稱，Low K材料幫助

36、解決了芯片中的信號(hào)干擾問(wèn)題。而Intel的目的是使用低介電常數(shù)的材料來(lái)制作處理器導(dǎo)線間的絕緣體。這種Low K材料可以很好地降低線路間的串?dāng)_，從而降低處理器的功耗，提高處理器的高頻穩(wěn)定性。下表為幾種材料的相對(duì)介電常數(shù)：材料/比較項(xiàng)目相對(duì)介電常數(shù)Low k2.5SiO2+CVD*3.8SiO24.5High k25 * SiO2+CVD 代表等離子CVD方法制造的SiO2材料在技術(shù)應(yīng)用中，Low K材料最先出現(xiàn)在ATi的9600XT中。CPU方面，Prescott是Intel第一款使用7層帶有Low K絕緣層的CPU，同時(shí)使用了Carbon-Doped Oxide（CDO）(最新的低介電常數(shù)CD

37、O絕緣體)絕緣體材料，減少了線到線之間的電容，允許提高芯片中的信號(hào)速度和減少功耗。如圖，Intel為65nm工藝準(zhǔn)備了一種K值很低的含碳氧化物（Carbon Doped Oxide，CDO），我們還可以看到共有8層電路。半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,fabless0n!O#V:q(S'O7p;p"j

38、 A&o52U.F)X4B每一個(gè)芯片可以容納的個(gè)不同的邏輯電路層數(shù)，叫做互連層數(shù)。層數(shù)越多，芯片占據(jù)的面積就越小，成本越低，但同時(shí)也要面對(duì)更多的技術(shù)問(wèn)題。例如，不同的電路層需要用導(dǎo)線連接起來(lái)，為了降低導(dǎo)線的電阻（R值），各半導(dǎo)體廠商都采用金屬銅來(lái)代替以往的金屬鋁（這也是“銅互聯(lián)”的得名由來(lái)）。其次，兩個(gè)電路層之間會(huì)產(chǎn)生一定的電容效應(yīng)（C值），由導(dǎo)線電阻R和層間寄生電容C共同產(chǎn)生的RC延遲決定著芯片的高速性能。電路層越多，RC延遲就越高，芯片不僅難以實(shí)現(xiàn)高速度而且會(huì)增加能耗。使用電阻率更低的銅代替鋁作為導(dǎo)線，可以一定程度降低RC延遲。但在此之后，電路層之間的寄生電容C對(duì)RC延遲就起到主要

39、的影響了。半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,fabless2E9l3K+P3k6v關(guān)于銅互連，不同CPU的內(nèi)部互連層數(shù)是不同的。這和廠商的設(shè)計(jì)是有關(guān)的，但它也可以間接說(shuō)明CPU制造工藝的水平。這種設(shè)計(jì)沒(méi)有什么好說(shuō)的了，Intel在這方面已經(jīng)落后了，當(dāng)他們?cè)?.13微米制程上使用6層技術(shù)時(shí)，其他廠商已經(jīng)使用7層技術(shù)了；而當(dāng)

40、Intel準(zhǔn)備好使用7層時(shí)，IBM已經(jīng)開(kāi)始了8層技術(shù)；當(dāng)Intel在Prescott中引人7層帶有Low k絕緣層的銅互連時(shí)，AMD已經(jīng)用上9層技術(shù)了。在這次的65nm工藝中，Intel終于用上了“帶有Low k絕緣層的8層銅互連”。更多的互連層可以在生產(chǎn)高集成度晶體管的CPU時(shí)提供更高的靈活性。半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography

41、,fab,fabless1B+n6b;U5p/O%h Sd、晶體管睡眠技術(shù)（Sleep transistors）SRAM在現(xiàn)代CPU中的地位已相當(dāng)重要，它的結(jié)構(gòu)也比較復(fù)雜，需要的晶體管數(shù)目很大，同時(shí)也是CPU中的發(fā)熱大戶。如果將SRAM的問(wèn)題解決好，那整個(gè)CPU的性能和功耗將有大的飛躍。這個(gè)技術(shù)允許一些不會(huì)被調(diào)用的晶體管暫時(shí)處于休眠狀態(tài)，當(dāng)再次被調(diào)用時(shí)，它們可以立刻恢復(fù)動(dòng)力，這一功能節(jié)省了大量電能，類似于人腦。晶體管睡眠技術(shù)是在底層晶體管制造技術(shù)中實(shí)現(xiàn)的，也是一項(xiàng)長(zhǎng)效技術(shù)。圖為Intel 65nm工藝制造的SRAM，運(yùn)行于3.4GHz，面積為110mm2，晶體管數(shù)目在5億以上。半導(dǎo)體,芯片,集

42、成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,fabless3_+n.B+T2H8u6h-D B7Z-j.J轉(zhuǎn)變處理器設(shè)計(jì)思路是解決問(wèn)題的根本辦法，但制造技術(shù)的改進(jìn)同樣可以起到良好的緩解作用。眾所周知，CPU的緩存單元從來(lái)都是發(fā)熱大戶，尤其是二級(jí)緩存占據(jù)晶體管總量的一半不止、對(duì)功耗的“貢獻(xiàn)”也極為可觀。為了降低大容量緩存帶來(lái)的高熱量，Intel為其

43、65nm SRAM芯片中引入了全新的“睡眠晶體管”功能，當(dāng)SRAM內(nèi)的某些區(qū)域處于閑置狀態(tài)時(shí)，睡眠晶體管就會(huì)自動(dòng)切斷該區(qū)域的電流供應(yīng)，從而令芯片的總功耗大大降低。此時(shí)，睡眠晶體管可以看作是SRAM的小型控制器，雖然它們自己并不會(huì)進(jìn)入睡眠狀態(tài)，但卻可以控制SRAM單元的晶體管進(jìn)行“睡眠”。半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,

44、fabless&L&b1N-e/u4a!i%v8k+G%n%O'i如圖所示，使用了“睡眠晶體管”和沒(méi)有使用“睡眠晶體管”的對(duì)比很明顯。這項(xiàng)技術(shù)與Pentium M的低功耗緩存設(shè)計(jì)有異曲同工之妙，雖然這二者在原理上并不相同?！八呔w管”是在半導(dǎo)體制造技術(shù)層級(jí)上實(shí)現(xiàn)，可用于任何架構(gòu)的CPU芯片，而Pentium M的低功耗緩存則是一項(xiàng)電路控制技術(shù)，它只對(duì)Pentium M架構(gòu)的產(chǎn)品有效，其他處理器若要有類似的功能就必須改變邏輯設(shè)計(jì)。不難看出，Intel的“睡眠晶體管”技術(shù)更有通用價(jià)值，未來(lái)的Itanium、Xeon、桌面處理器和移動(dòng)處理器都可以從中受益。&B54O

45、 z3p"I#半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,芯片,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,process,layout,package,FA,QA,diffusion,etch,photo,implant,metal,cmp,lithography,fab,fabless4P1R4f8v.X#G8n+Q三, 45nm工藝預(yù)覽1、45nm工藝概況8W)#? p+R45nm工藝的CPU還沒(méi)有制造出來(lái)，但45nm工藝的確已經(jīng)開(kāi)始應(yīng)用了！它正應(yīng)用在Intel的45nm測(cè)試晶圓上，并取得了不錯(cuò)的反映。如下圖，Intel工程師手持已完成制造的測(cè)試晶圓

46、，再經(jīng)過(guò)切割，就可以使用了。*f;s;B#d7Q;b!p-F9F7C7:R;Y #bf5O2V04q2g2'B    半導(dǎo)體技術(shù)天地 E;o/|("f&N%Q下圖是切割后的產(chǎn)品。如圖，它正是一塊SRAM芯片。這塊芯片存儲(chǔ)量達(dá)到153Mbit，面積是119mm2，在2006年1月已經(jīng)出廠測(cè)試。半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,di

47、ffustion,lithography,fab,fabless0A'(a96S3s)R7y0S,c0I2F;b7r4y這片測(cè)試SRAM表明，Intel完全可以在2007年使用300mm晶圓穩(wěn)定生產(chǎn)45nm的P1266處理器，與摩爾定律的預(yù)測(cè)一致。完成這片測(cè)試芯片，對(duì)Intel在45nm工藝的發(fā)展道路上又是一個(gè)重要的里程碑，也在提高CPU制造技術(shù)的同時(shí)提升了CPU的performance-per-watt（每瓦特性能）。由65nm和45nm的成功制造和Core微架構(gòu)的先進(jìn)設(shè)計(jì)，Intel一舉甩掉了“高耗低能”的帽子。-l*$d#E"j)|-G:e-*YIntel技術(shù)與生產(chǎn)部門

48、的總經(jīng)理Bill Holt說(shuō)：“Intel成功實(shí)現(xiàn)65nm工藝的CPU量產(chǎn)與45nm工藝的首次制造，再一次強(qiáng)硬地說(shuō)明了它在芯片制造業(yè)界的領(lǐng)先地位。Intel長(zhǎng)時(shí)間保持在晶體管制造方面的飛躍使它切實(shí)地獲得了用戶的一致認(rèn)同。同時(shí)我們用自己的產(chǎn)品為未來(lái)PC提供了更高的每瓦特性能，消費(fèi)者也得到了更豐富的使用體驗(yàn)”m9j45nm工藝帶來(lái)的直接益處是：相對(duì)以前的產(chǎn)品提供了2倍的集成度；提高了20%的晶體管開(kāi)關(guān)速度，或者降低5倍的電流泄露（這又是晶體管性能提高帶來(lái)的雙面技術(shù)，有利于Intel在以后產(chǎn)品方面的選擇）。這塊測(cè)試芯片包括了SRAM和相關(guān)邏輯測(cè)試電路，在它身上，Intel創(chuàng)造了又一個(gè)記錄值得我們記憶

49、10億的晶體管，同時(shí)Intel的45nm工藝造就了史無(wú)前例的高集成度與低功耗。*I939E,r:x5Y0m下圖中，我們可以欣賞到Intel已經(jīng)制造出來(lái)的4個(gè)SRAM芯片。半導(dǎo)體技術(shù)天地")x,O8T7f3V9H!Y"G:9y3w0y+L3e/v3l2O$w2Q&)U/s*R%L02、45nm工藝簡(jiǎn)析9w8C6"P)u)Z%u)w4|2F r6R"根據(jù)已經(jīng)掌握的資料和對(duì)以往的性能分析，再加上對(duì)Intel研發(fā)進(jìn)度的考慮。半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,芯片,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,proce

50、ss,layout,package,FA,QA,diffusion,etch,photo,implant,metal,cmp,lithography,fab,fabless$x;G%g)f!)V&e0a%O.h2t4f$N'A$.M)N5w!R5K45nm工藝可能會(huì)使用了以下新技術(shù)和新方向：·改變了整個(gè)晶體管結(jié)構(gòu)，使用了“三門晶體管”結(jié)構(gòu)（Tri-gate Transistor）'b&i+S)(*Z·在晶體管的門電路部分，使用了“高介電常數(shù)材料介電質(zhì)”與“金屬門電極”（High K gate Dielectric & Metal Ga

51、tes）半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,fabless;v;g-k0'z W G!O1D*o·繼續(xù)探索新的電子學(xué)材料以支持未來(lái)發(fā)展.I,C-?1?$h,6_*O3D'E7i4M3Y(H0A:f%O/l)0I半導(dǎo)體技術(shù)天地;t*M,h&n7J)#!V*E'ra、三門晶體管結(jié)構(gòu)如圖

52、，在這里分別列出普通單門晶體管、雙門晶體管、三門晶體管5q98Q;W:)I圖中的gate表示晶體管的“門”，這里的雙門晶體管是“鰭式場(chǎng)效晶體管(Fin Field-Effect Transistor，F(xiàn)INFET)”，是一種典型的雙門晶體管。第三個(gè)則是我們要介紹的Intel開(kāi)發(fā)的三門晶體管。立體結(jié)構(gòu)（3-D）晶體管不可否認(rèn)地引領(lǐng)未來(lái)的發(fā)展方向。.cn&B+y'p:L'B%R);nIntel很早就組織人員開(kāi)始研究晶體管的發(fā)展，來(lái)提升目前CMOS工藝的性能。它們?cè)谧罱l(fā)表了很多關(guān)于三門晶體管（Tri-gate Transistor）的資料，表示已經(jīng)成功完成了這項(xiàng)工作。這次的

53、發(fā)布的三門晶體管資料，顯示它已整體融合了應(yīng)變硅技術(shù)、“高介電常數(shù)材料介電質(zhì)”與“金屬門電極”，新的晶體管結(jié)構(gòu)和新技術(shù)的加入，又一次提高了驅(qū)動(dòng)電流和晶體管效率。*R8x,|.?&L8O"D:G'&d$'C0z-Q:S&S半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,fabless;R4

54、v2l:A+?&U8m17A9_/|:P6S(u-d;x.e三門晶體管就是在單個(gè)晶體管內(nèi)集成三個(gè)通道，如圖（三門晶體管的圖示與顯微照片），有兩個(gè)邊門和一個(gè)頂門。從微觀上看，三門晶體管的門(gate)和發(fā)射器(emitter)和收集器被設(shè)置在了普通晶圓的表面，并且他們之間相互交叉。這樣就構(gòu)成了一種有趣的結(jié)構(gòu)：門電子束的截面是一個(gè)矩形，頂端和兩側(cè)都是門電極，這樣一來(lái)，三門晶體管就像是反轉(zhuǎn)的傳統(tǒng)晶體管樹(shù)立在了晶圓上。傳統(tǒng)的晶體管架構(gòu)呈現(xiàn)是一種二維的狀態(tài)，包括1個(gè)可以控制的電極和在它下面的電流順序通過(guò)的另外兩個(gè)電極。普通晶體管只在頂端有一個(gè)門電極，也就需要更多的時(shí)間在通道上切換充電狀態(tài)以改變晶

55、體管的開(kāi)光狀態(tài)，同時(shí)也需要更高的電壓。&:"R5o.S6*r9?'g&L4B4Q+Q"k!F.|&l%7Z半導(dǎo)體技術(shù)天地+L3t%T$9l4O9F+e如下圖，Intel告訴我們它理想中的晶體管，是由一圈門環(huán)繞在一個(gè)很細(xì)的通道絕緣層上。這樣的晶體管就可以有一個(gè)很高的驅(qū)動(dòng)電流和很高的效率。而通過(guò)三門晶體管技術(shù)，理論上只需要有幾束相同的電波，我們就夠通過(guò)使用極限的電壓打開(kāi)晶體管，幾乎同時(shí)門會(huì)被出現(xiàn)在所有電波上的電流所阻斷。所以通過(guò)晶體管的總共電流等于每個(gè)交叉點(diǎn)的電流的和。假設(shè)我們有6個(gè)輸出，其中三個(gè)發(fā)射器，三個(gè)接收器，那我們可以得到與普通晶體管相同

56、的電流，但相同情況下所需要輸入的電壓量卻要低3倍?；蛘呦嗤碾妷嚎梢则?qū)動(dòng)3倍于以前的電流，總體效率將提高20%，這便是三門晶體管的魅力所在。(Z98w,j J-D/e半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,fabless5 f5B3Z/_/P:B!B在立體結(jié)構(gòu)晶體管，AMD的態(tài)度也很堅(jiān)定。它一直傾向于使用我們剛提到的雙門晶體管

57、“鰭式場(chǎng)效晶體管(Fin Field-Effect Transistor，F(xiàn)INFET)”，并對(duì)其充滿信心。AMD表示實(shí)現(xiàn)自己的45nm工藝可以使用很多技術(shù)，AMD的技術(shù)人員說(shuō)：“目前，我們正在與IBM合作開(kāi)發(fā)比45nm工藝領(lǐng)先一代的新工藝技術(shù)中所使用的技術(shù)，比如完全空乏型SOI、金屬柵極以及立體晶體管等等。至于我們將采用何種新技術(shù)來(lái)實(shí)現(xiàn)比45nm工藝領(lǐng)先一代的CMOS，目前還不便公開(kāi)，讓競(jìng)爭(zhēng)對(duì)手知道就不好了?！爆F(xiàn)在的Tri-gate是Intel經(jīng)過(guò)深思熟慮提出的。在有關(guān)資料上我們看到，Intel曾提出5個(gè)立體晶體管結(jié)構(gòu)：DST、FINFET、Surround Gate、MBCFET、Tri-

58、gate，最終采用了Tri-gate。b、“高介電常數(shù)材料介電質(zhì)”與“金屬門電極”（High K gate Dielectric & Metal Gates）;#%B!-,v,j#L8l與應(yīng)變硅加速晶體管內(nèi)電流速度相反，在不同晶體管之間需要更好的絕緣，以避免電流泄漏的問(wèn)題。在90納米工藝之前，這個(gè)問(wèn)題并不嚴(yán)重，因?yàn)榫w管之間有較長(zhǎng)的距離。但轉(zhuǎn)換到90納米工藝之后，不同晶體管的間距變得非常之短，電流泄漏現(xiàn)象變得異常嚴(yán)重。而為了抵消泄漏的電流，芯片不得不要求更大的供電量，造成的直接后果就是芯片功耗增加。我們可以看到，無(wú)論Intel還是AMD，90納米工藝制造的產(chǎn)品都沒(méi)有在功耗方面表現(xiàn)出應(yīng)有

59、的優(yōu)勢(shì)，而按照慣例，每次新工藝都會(huì)讓同型芯片的功耗降低30%左右。!N2H6H-X"B1k!M3M!u1R.J(X半導(dǎo)體技術(shù)天地6H-I4g#h8h4x半導(dǎo)體,芯片,集成電路,設(shè)計(jì),版圖,晶圓,制造,工藝,制程,封裝,測(cè)試,wafer,chip,ic,design,eda,fabrication,process,layout,package,test,FA,RA,QA,photo,etch,implant,diffustion,lithography,fab,fabless$J2h*u5D4X:W/_8i如圖，為此Intel決定采用高K值的氧化物材料來(lái)制造晶體管的柵極，Intel稱之為“高K門電介質(zhì)”（High K gate Dielectric）。這種材料對(duì)電子泄