用Xilinx Vivado HLS實(shí)現(xiàn)浮點(diǎn)復(fù)數(shù)QRD矩陣分解

1、用xilinx vivado hls實(shí)現(xiàn)浮點(diǎn)復(fù)數(shù)qrd矩陣分解,pre_in_u,pd_err_in,&s_o,&s_conj_o,&lamda_sqrtxs_o,&c_o,&lamda_sqrtxc_o,&diag_out,&p_o,&pd_err);cal_core(u_tmp, r_tmp, s_n, i, j, k, c_o, lamda_sqrtxc_o, lamda_sqrtxs_o, s_conj_o, &in_u_w2, &r【ir_addr);void coef_calc(float lamda_sqrt,float lamda,float r_diag,cf_t u_dia

2、g,cf_t pd_err_in,cf_t *s,cf_t *s_conj,cf_t *lamda_sqrtxs,float *c,float *lamda_sqrtxc,float *diag,cf_t *p_o,cf_t *pd_err)void calc_core(cf_t in_u,cf_t r,int s_n,int i,unsigned char j,unsigned char k,float c_o,float lamda_sqrtxc_o,cf_t lamda_sqrtxs_o,cf_t s_conj_o,cf_t* u_ret,cf_t* r_ret)qrd矩陣分解的viva

3、do hls設(shè)計(jì)實(shí)現(xiàn)與優(yōu)化c模塊劃分vivado hls生成的rtl代碼在默認(rèn)狀況下保留原有c代碼的層次結(jié)構(gòu)。在構(gòu)建c代碼層次時(shí)，可以采納由上至下、自下而上相結(jié)合的模塊劃分方式。將單精度浮點(diǎn)基本運(yùn)算如加、減、乘、除、平方根等寫成最底層的子函數(shù)，以便添加directives來(lái)指導(dǎo)工具優(yōu)化方向。float hfmult(float in1,float in2)pragma hls pipeline/ 注：將hfmult函數(shù)流水化設(shè)計(jì)，以獲得更好的時(shí)序性能pragma hls resource variable=return core=fmul_fulldsp latency=9/ 注：制定hfmu

4、lt的延遲為9個(gè)時(shí)鐘周期，以便hfmult內(nèi)部實(shí)現(xiàn)有充分的時(shí)鐘節(jié)拍流水，特殊是有足夠的時(shí)鐘節(jié)拍分配給dsp48內(nèi)部做流水處理float out;out = in1 * in2;類似的設(shè)計(jì)辦法及思路也同樣適用于浮點(diǎn)加，減等運(yùn)算。提高c轉(zhuǎn)換成fpga rtl 實(shí)現(xiàn)的并行度因?yàn)橛?jì)算時(shí)光、速度的要求，往往需要提高運(yùn)算的并行度，需要對(duì)qrd_engine中in_u及r數(shù)組（hls綜合成fpga的bram或分布式ram）加數(shù)組分割directive，這樣數(shù)據(jù)才可以并行進(jìn)入后面的并行處理單元。pragma hls array_partition variable=in_u complete dim=2pragma hls array_partition variable=r complete dim=2對(duì)數(shù)組memory地址讀寫設(shè)計(jì)優(yōu)化中的數(shù)組通常會(huì)被綜合成fpga的存儲(chǔ)memory，這樣就會(huì)有地址的讀寫。但為了達(dá)到更好的時(shí)序性能，可以盡量削減對(duì)memory的讀寫，從而簡(jiǎn)化所生成rtl代碼中的mux。寫法1，定義成，in_ui/div_unmi%div_num，對(duì)下面的運(yùn)算，將產(chǎn)生兩次memor