十進(jìn)制減法器課程設(shè)計任務(wù)書

1、 成 績 評 定 表學(xué)生姓名班級學(xué)號專 業(yè)通信工程課程設(shè)計題目四位二進(jìn)制減法（缺1011,1100,1101,1110）評語組長簽字：成績?nèi)掌?20 年 月 日課程設(shè)計任務(wù)書學(xué) 院信息科學(xué)與工程專 業(yè)通信工程學(xué)生姓名班級學(xué)號課程設(shè)計題目四位二進(jìn)制減法（缺1011,1100,1101,1110）實踐教學(xué)要求與任務(wù):1. 了解教學(xué)系統(tǒng)設(shè)計方法。2. 熟悉Xillinx ISE環(huán)境。3. 熟悉Multisim環(huán)境。4. 設(shè)計實現(xiàn)四位二進(jìn)制減法（缺1011,1100,1101,1110）。工作計劃與進(jìn)度安排:第一周 熟悉熟悉Xillinx ISE和Multisim環(huán)境，練習(xí)數(shù)字系統(tǒng)設(shè)計方法。第二周 1

2、)在ISE環(huán)境中仿真實現(xiàn)四位二進(jìn)制減法（缺1011,1100,1101,1110），并下載到FPGA目標(biāo)芯片上。2)在Multisim環(huán)境中仿真實現(xiàn)四位二進(jìn)制減法（缺1011,1100,1101,1110）并通過虛擬儀器驗證其正確性。指導(dǎo)教師： 201 年 月 日專業(yè)負(fù)責(zé)人：201 年 月 日學(xué)院教學(xué)副院長：201 年 月 日- 21 -目錄一、課程設(shè)計的目的- 4 -二、設(shè)計的總體框圖- 4 -三、實現(xiàn)過程- 4 -1、VHDL程序?qū)崿F(xiàn)- 4 -1.1建立工程- 4 -1.2VHDL源程序- 6 -1.3編譯及波形仿真- 8 -1.4引腳鎖定與下載- 12 -2.4仿真結(jié)果分析- 16 -2

3、.multisim電路實現(xiàn)過程- 16 -2.1設(shè)計原理- 16 -2.2multisim設(shè)計電路- 18 -2.4仿真結(jié)果分析- 19 -四、設(shè)計的總結(jié)與體會- 20 -五、參考文獻(xiàn)- 20 -一、課程設(shè)計的目的1. 了解教學(xué)系統(tǒng)設(shè)計方法。2. 熟悉Xillinx ISE環(huán)境。3. 熟悉Multisim環(huán)境。4. 設(shè)計實現(xiàn)四位二進(jìn)制減法（缺1011,1100,1101,1110）。二、設(shè)計的總體框圖由題目可知，無效狀態(tài)為0011，.0100，0101，0110根據(jù)二進(jìn)制遞減計數(shù)的規(guī)律，可看出狀態(tài)圖如圖2.1所示。 1111 /0 1010 /0 1001 /0 1000 /0 0111 /0

4、 0110 /0 0101/1 /0 0000 /0 0001 /0 0010 /0 0011 /0 0100 圖1 狀態(tài)圖三、 實現(xiàn)過程1、VHDL程序?qū)崿F(xiàn)1.1建立工程FileNew Project；Project Name：工程名：cn2; Project Location：工程保存的位置F：1003060301cn）；next>>next直至finish。1.2VHDL源程序右擊xc95108-15pc84，選New Source，再選VHDL Module后，填加文件名cn2next( Port Name中隨便填c)finish。 寫入程序，保存程序library IEE

5、E;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity yingzi isPORT (cp,r:INSTD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );end yingzi;ARCHITECTURE Behavioral OF yingzi ISSIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp,r) BEGIN if r='0' then count<="1111&

6、quot; elsiF cp'EVENT AND cp='1' THEN if count="1111" THEN count <="1010" ELSE count <= count -1; END IF; end if;END PROCESS; q<=not count;end Behavioral;1.3編譯及波形仿真雙擊Implement Design（或右鍵Run），運(yùn)行程序，調(diào)試成功顯示如下綜合通過后，回到vi.vhd界面，建立波形仿真文件進(jìn)行觀察，在ISE軟件左側(cè)右鍵點(diǎn)擊cn2 - Behavior

7、al Source，選擇New Source,在彈出的對話框中選擇Test bench waveform,鍵入波形圖文件名，一路Next直到彈出對話框，將Initial length of test bench 設(shè)為4000以便于觀察仿真結(jié)果，其他的可以用默認(rèn)值。點(diǎn)擊Finish.左側(cè)Sources for 欄內(nèi)選擇Behavioral Simulation，選擇t1 ，打開Processes下的Xilinx ISE Simulator如圖點(diǎn)擊Simulate Behavioral Model（或右鍵RUN）運(yùn)行仿真波形，如下1.4引腳鎖定與下載 左上側(cè)Source for選項中選擇Synth

8、esis/Implementation，左下側(cè)ProcessesUser ConstraintsAssign Package Pins分配引腳：Cp-key13,r-sw1,q3-L1,q2-L2,q1-L3,q0-L4。點(diǎn)擊保存，OK?；氐絀SE ：ProcessesImplement DesignOptional Implementation Tools雙擊Lock Pins鎖定引腳.ProcessesImplement Design雙擊Generate Programming FileConfigure Device（iMPACT），默認(rèn)JTAG，finishi，v1.jed Open.

9、右鍵點(diǎn)綠ProgaramOK，結(jié)束下載。（調(diào)試時sw向上是1；燈亮為1） 2.4仿真結(jié)果分析下載到芯片上后，根據(jù)鎖定的引腳，key13為cp，sw向上是0(on)；燈亮為0，先將燈復(fù)位，全滅，再按key13觀察輸出狀態(tài)，摁一下key13減一個數(shù)，中間正好缺1011,1100,1101,1110。2.multisim電路實現(xiàn)過程2.1設(shè)計原理1.狀態(tài)圖由題目可知，無效狀態(tài)為0011，.0100，0101，0110根據(jù)二進(jìn)制遞減計數(shù)的規(guī)律，可看出狀態(tài)圖如圖2.1所示。 1111 /0 1010 /0 1001 /0 1000 /0 0111 /0 0110 /0 0101/1 /0 0000 /0

10、 0001 /0 0010 /0 0011 /0 0100 圖2.1 狀態(tài)圖2.選擇觸發(fā)器選用由于JK觸發(fā)器功能齊全、使用靈活，在這里選用4個CP上升沿觸發(fā)的邊沿JK觸發(fā)器。3.求時鐘方程、狀態(tài)方程（1） 求時鐘方程采用同步方案，故取CP0=CP1=CP2=CP3=CP。CP是整個要設(shè)計的時序電路的輸入時鐘脈沖。（2） 求狀態(tài)方程由圖2.1所示狀態(tài)圖可直接畫出如圖2.3所示電路次態(tài)的卡諾圖，再分解開便可以得到如圖2.4所示各觸發(fā)器的卡諾圖。0001111000111100000010000101001101000010010111xxxxxxxx1110xxxx1001111000xxxx1001圖2.3 次態(tài)的卡諾圖根據(jù)卡諾圖得到： 4.求驅(qū)動方程JK觸發(fā)器的特性方程為與特性方程對應(yīng)，可得 式（1） 2.2multisim設(shè)計電路根據(jù)所選用的觸發(fā)器和時鐘方程、輸出方程、驅(qū)動方程，便可以畫出如圖2.5所示的邏輯電路圖。圖2.2 邏輯電路圖2.3虛擬觀察的波形圖2.5 邏輯分析儀2.4仿真結(jié)果分析將無效狀態(tài)1011、1100、1101、1110代入式（1）進(jìn)行計算，結(jié)果如下：1011 1010（有效狀態(tài)）1100 0011（有效狀態(tài)）1110 1101 1000（有效狀態(tài)）可見，所設(shè)計的時序電路能夠自啟動。四、設(shè)計的總