VHDL實驗報告

1、本文格式為Word版，下載可任意編輯VHDL實驗報告 專用集成電路試驗報告 1305 01 1305 242 7 7 劉德文 試驗一 開發(fā)平臺軟件安裝與認知試驗 試驗內(nèi)容 1 1 、 本試驗以三線八線譯碼器 (L 741 ) ) 為例, ,在 在 Xilinx I E 9 、2 2 軟件平臺上完成設(shè)計電路得 L VHDL 文本輸入、語法檢查、編譯、仿真、管腳安排與編程下載等操作。下載芯片選擇 Xil n n 公司得 Coo unn r I I 系列 XC2 25 - - P P 8 208 作為目標仿真芯片、 、 用中所設(shè)計得得三線八線譯碼器 (LS 4 4 38) 生成一個 LS7 8 13

2、8 元件, ,在 在 X X linx I E 。2 2 軟件原理圖設(shè)計平臺上完成 8 LS74138 元件得調(diào)用, , 用原理圖得方法設(shè)計三線八線譯碼器 (LS74138), 實現(xiàn)編譯, , 仿真, , 管腳安排與編程下載等操作。 源程序: libr IEE; use IEE。TD_LOGIC_1164.AL; use IEE。STD_LOGC_ITH。AL; us EE。T_LGC_UNSINED、AL; Unment the follwg lines to use the dcartions tt e - rvid fr inttiatin Xilnx primtv ponnts、 br

3、ry UNIIM; us UNISIM.Vponents。all; enty l74138 is Prt ( g1 : in tdlogi; g2 : n std_lo; np : in sd_lovtr(2 wto 0); y : out st_lgc_vector( dont 0); end s74138; arceture Beavira of ls7413 s bgin process(1,g2,inp) bgn if(g1 an 2)=1) ten i pni esac hen '00=y00000; ;'100000y='1 n wen '010y&

4、#39;00010' ;000100'y='0' neh ;'00010'y=0 eh ;'0000000'y='01 nehw when 10'y=000000; ;000001=y=111 nehw ;=srehto nehw ed ce; ls ;=y end if; nd roes; en Bhavir; 波形文件: : 生成元器件及連接電路 思索: : 有程序可以瞧出, 定義了三個輸入端, 一個輸出端、g1,g2 為使能輸入端, 當全為一時, 開頭執(zhí)行寬度為三得輸入n , 并聽過程序?qū)崿F(xiàn)三八譯碼器得功能、

5、通過試驗, 分別用了原理圖與hdl 語言兩種方式進行調(diào)試。兩種方法各有優(yōu)缺點。對于原理圖而言, 可以清楚直觀得瞧出電路各部分得構(gòu)造, 但卻只能在原有得基礎(chǔ)上進行鏈接而無法隨便修改元器件功能; hd語言則可以根據(jù)實際得需求進行編寫程序, 從而可以實現(xiàn)開發(fā)者想要實現(xiàn)得功能。 試驗二 組合規(guī)律電路得 L VHDL 語言實現(xiàn) 試驗內(nèi)容: 1.用 用 V V L DL 語言實現(xiàn)優(yōu)先編碼器得設(shè)計并實現(xiàn)功能仿真 2. 用H H L L 語言實現(xiàn)四選一選擇器得設(shè)計并實現(xiàn)功能仿真。 1 、優(yōu)先編碼器源程序 LIBRARY IEEE; E IEE。SD_LGC_1164。LL; EITY rioriecod S

6、PT (iput:I ST_LOGIC_ECOR (7 DONO 0); :OT ST_LOGIC_VETOR (2 DOWNTO 0); EN poriyecoer; CHIECTUR tl O porityencder IS BEGIN PROCES (iu) BEN I(ipu(0)=") HE y=111; ESI(nut(1)=0") THEN =10; ELIF(nput()=0") HEN y='101' ESIF(inut(3)=") THEN y=1' ELIF(nput()=") THN =011;

7、LSIF(nput(5)=0) THEN y='010; ELSIF(nt()=) EN y='00' ELSE y00; E F; END OCESS; ED rtl; 波形圖 原理圖: 2. 四選一選擇器源程序: IRAY IEE; USE IE.S_LOGI_164、AL; ENTTY mux4 IS ORT (ipt:N TD_LIC_VECTOR (3 DOWNTO ); a,b:N ST_LIC; :UT STD_LOIC); D mux4; ARCHITECTUR r1 OF mu4 IS SIGN se1:D_LOGIC_VECTO (1 WNTO 0)

8、; EN s=b; RCS (input,se1) EIN IF(se1=0')THN y=npt(0); ELSIF(s='0')TEN y=input(1); ESIF(se1=10)EN =iut(2); LSE nut(3); ND F; D PROCES; EN rt1; 波形圖 原理圖 思索: 1. 優(yōu)先編碼器: 通過程序定義了一個八位得輸入端與一個三位得輸入端。首先就是通過八位得 輸入端得最低 位開頭推斷,是 假如就是 0, 則輸出為:111;是 假如就是 1, 則推斷第 二位, 以此類推, 直到最終一位, 假如都不滿意, 則輸出:00 。 2 、四選一選

9、擇器: 一共有三個輸入, 其中一個就是寬度為四得可供選擇得輸入端, 將一個四位給 寬度得二進制碼賦值給 input 端, 通過 a 與 與 b 得輸入選擇n t 得輸出。如b 為 為 00 時,則輸出為:inpu (0), 以此類推、 試驗三 時序規(guī)律電路得 L VHDL 語言試驗 試驗內(nèi)容:( 選 1) （一） 、 設(shè)計一個 0 60 進制得計數(shù)器 （二） 設(shè)計一帶使能得同步復(fù)位清零得遞增 8 8 位二進制計數(shù)器 （三） 設(shè)計 一帶使能得異步清零復(fù)位得遞增 8 8 位二進制計數(shù)器 六十進制( 異步清零) 源程序: libar iee; se eee。st_lgc_1164。al; use e

10、ee、stoic_ungnd.all; eity counte is port(cl,clear,eable:in td_logic; -ld: std_oic; -d:in st_lic_vecr(7 downto 0); :out stlgic_vector(7 dwno 0); n younter; arcctre a_ycounter of youner i egi ROCESS (clk) VARIABL cnt :st_locvector(7 downto 0); BG IF (c"EVNT AND clk = "1) THEN IF(clear "&

11、quot;) THE nt := '0000; ELSE F(ld = 0) THE cnt := d; ELS IF(enabe = 1) HEN ct : t + 00000001; f(ct'0011100)thn cn := 0000000; end if; END I; END IF; END F; END IF; qk = cnt; END RES; ed a_ycunr; 波形圖: 六十進制( 同步置數(shù)) 源程序: lrary ee; ue ie。std_logi_1164.all; us ieee.d_logic_usigned、al; entiy cont i

12、s pr(ck,clar,ena:n std_logic; l:i std_logi; d:n td_logi_vecor(7 dwto 0); k:out st_loc_vetor(7 downto 0); en ycunter; archtecture aycour of ycnter s begn PROCES (clk) VARBLE cnt :std_logic_ecor( dwnto ); BGIN IF (lkEENT AD ck = ") HEN IF(cear = 0) TEN cnt := '00000; ELSE IF(d = ) THE ct := ;

13、 ELSE I(nale = "1) THEN cnt := cnt '000001' if(cnt='001101')hen Ld :=1; nd if; D F; END ; EN ; ND IF; k = ct; EN POCESS; nd a_ycouter; 波形圖: 思索: 六十進制計數(shù)器得實現(xiàn),1) 異步清零程序得實現(xiàn): 通過推斷最終一個狀態(tài), 由于該計數(shù)器位六十進制, 所以最終一個狀態(tài)為 5 , 用二進制碼表示為:0 111011' ', 即當計數(shù)器得狀態(tài)為六十,即0 11 100 狀態(tài)時, 計數(shù)器清零, 輸出000 0

14、0 。) 同步置數(shù)程序得實現(xiàn): 當計數(shù)器達到狀 態(tài), 當計數(shù)器達到狀態(tài)'0111011 時,ld 被賦值為, 執(zhí)行置數(shù)功能, 將得值賦值給 y, 計數(shù)器從零開頭計數(shù)、 試驗四 V V L L 層次化設(shè)計方法試驗 試驗內(nèi)容: 設(shè)計一個 8 8 位移位寄存器。各個 D D 觸發(fā)器模塊采納 V V L DL 語言編寫, , 分別用原理圖、HD 語言元件例化語句與生成語句得方法實現(xiàn) 8 8 位移位寄存器得設(shè)計。 D 觸發(fā)器源程序: liary IEEE; se EEE、D_LGIC_116。AL; use EE。SD_LOIC_ARITH、; se IEEE、SD_LOC_UNSGNED、LL

15、; - Unen the following lies t the decaaions tht are provided or nstatating Xilix riitiv ponen、 -librar UISIM; use UISIM.Vmpont。al; nity ch is Port ( CLK : in TD_LGIC; : n STDLGI; Q : out STDLOGIC; CEAR : in ST_LOGC; Q : u SD_LOGI); e Dcu; ARCITECTE BEH F cu IS ;O_TS:1Q LANGIS BEGIN )1Q,KLC,RAELC( SP

16、 NIGB IF CLEAR="0 HN 10; ELSIF KEVET AND CLK=1 ;D1Q EHT EN IF; ;SSECORP DNE Q=Q; ;1 tnN ;EB DNE波形圖: D 觸發(fā)器: 八位移位寄存器: 八位移位寄存器原理圖: 元件例化: ibary IE; se IEEE.TDLOGC_1164。AL; s E.S_LOGC_ARITH、ALL; use IEEE、STD_OGIC_UNIGED.AL; - Uncoment te ollowin lins to se the declations tat are - provided for intnt

17、iatng Xlin rmiive cmont. lbay UISIM; -u NISIM.Vponts。all; nity shift_reg_8_co i Pt ( ,l,rst : in STD_LOIC; : ot TD_LOIC); end shift_reg_8_om; ARCHITECTURE BEH OF hift_rg_ IS 1ffd tnnot ( d,clk,rst : i STD_LOC; q: out STD_LOGI); End ponen; Signal q:STD_LOGI_VECTO(DOWNTO0); BEGI (0)=a; d0:dff1 O MP(q(

18、0),c,rst,q(1); :dff1 PRT MAP(q(1),clk,rst,q(2); d2:dff1 PORT MP(q(),clk,st,q(3); d3:dff PORT MA(3),ck,rt,(4); 4:df1 PORT MP(q(),k,rt,q(5); d5:dff1 POT AP(),k,rst,q(6); d6:dff1 POR AP(6),lk,rt,(); d7:df1 ORT M(q(7),c,t,q(8); b=(4); End sr; 生成語句: libra EEE; use EEE。TDLOGC_1164.ALL; u IEE.STLOGC_ARIT.LL; use IEE.D_OGIC_USND。ALL; Unmet te following ines to se dcrations that a - rovid or isantatng