超實(shí)用高頻PCB電路設(shè)計的十個問答

1、超實(shí)用高頻pcb電路設(shè)計的十個問答1.如何挑選 打樣板材?挑選pcb板材必需在滿足設(shè)計需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。通常在設(shè)計十分高速的 pcb 板子時材質(zhì)問題會比較重要。例如，現(xiàn)在常用的 fr-4 材質(zhì)，在幾個ghz 的頻率時的介質(zhì)損耗會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注重介電常數(shù)和介質(zhì)損耗在所設(shè)計的頻率是否合用。2.如何避開高頻干擾?避開高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串?dāng)_?？捎美蟾咚傩盘柡湍M信號之間的距離，或加 ground guard/shunt traces 在模擬信號旁邊。還要注重數(shù)字地對模擬地的噪聲干擾。3.在高速設(shè)計中

2、，如何解決信號的完整性問題?信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗，走線的特性阻抗，負(fù)載端的特性，走線的拓樸架構(gòu)等。解決的方式是靠端接與調(diào)節(jié)走線的拓樸。4.差分布線方式是如何實(shí)現(xiàn)的?差分布線有兩點(diǎn)要注重，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗打算)要向來保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層，一為兩條線走在上下相鄰兩層。普通以前者實(shí)現(xiàn)的方式較多。5.對于惟獨(dú)一個輸出端的時鐘信號線，如何實(shí)現(xiàn)差分布線?要用差分布線一定是信號源和接收端也都是差分信號才故意義，所以對惟獨(dú)一個輸出端的時鐘信號是無法用法差分

3、布線的。6.接收端差分線對之間可否加一匹配?接收端差分線對間的匹配電阻通常會加，其值應(yīng)等于差分阻抗的值，這樣信號質(zhì)量會好些。7.為何差分對的布線要逼近且平行?對差分對的布線方式應(yīng)當(dāng)要適當(dāng)?shù)谋平移叫?。所謂適當(dāng)?shù)谋平怯捎谶@間距會影響到差分阻抗的值， 此值是設(shè)計差分對的重要參數(shù)。需要平行也是由于要保持差分阻抗的全都性。若兩線忽遠(yuǎn)忽近， 差分阻抗就會不全都， 就會影響信號完整性準(zhǔn)時間延遲。8.如何處理實(shí)際布線中的一些理論矛盾的問題?基本上， 將模/數(shù)地分割隔離是對的。 要注重的是信號走線盡量不要跨過有分割的地方， 還有不要讓電源和信號的回流路徑變太大。晶振是模擬的正反饋振蕩， 要有穩(wěn)定的振蕩信號，

4、 必需滿足loop gain 與 phase 的規(guī)范， 而這模擬信號的振蕩規(guī)范很簡單受到干擾， 即使加 ground guard traces 可能也無法徹低隔離干擾。而且離的太遠(yuǎn)，地平面上的噪聲也會影響正反饋振蕩電路。 所以， 一定要將晶振和芯片的距離盡可能逼近。的確高速布線與 emi 的要求有無數(shù)矛盾。但基本原則是因 emi 所加的電阻或 ferrite bead不能造成信號的一些電氣特性不符合規(guī)范。 所以，最好先用支配走線和pcb迭層的技巧來解決或削減emi的問題，如高速信號走內(nèi)層。最后才用電阻電容或 ferrite bead 的方式， 以降低對信號的損害。9.如何解決高速信號的手工布線

5、和自動布線之間的沖突?現(xiàn)在較強(qiáng)的布線軟件的自動布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。各家 公司的繞線引擎能力和約束條件的設(shè)定項目有時相差甚遠(yuǎn)。例如，是否有足夠的約束條件控制蛇行線曲折的方式，能否控制差分對的走線間距等。 這會影響到自動布線出來的走線方式是否能符合設(shè)計者的主意。另外，手動調(diào)節(jié)布線的難易也與繞線引擎的能力有肯定的關(guān)系。 例如，走線的推擠能力，過孔的推擠能力，甚至走線對敷銅的推擠能力等等。 所以，挑選一個繞線引擎能力強(qiáng)的布線器，才是解決之道。10.在高速 pcb 設(shè)計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應(yīng)如何分配?普通在空白區(qū)域的敷銅絕大部分狀