微電子系統(tǒng)chap2p2

1、第二章 MOS晶體管第二部分 2.3.2 硅柵NMOS工藝 制作大圓片的材料是單晶硅棒，如果在硅晶體結(jié)構(gòu)中晶格結(jié)構(gòu)取向并非嚴(yán)格一致的硅晶體就稱作多晶硅。未摻雜的多晶硅具有很高的電阻率，因而在集成電路中常用它來作高阻值電阻。但是，若在多晶硅中摻入難熔金屬雜質(zhì)則可大大降低其電阻率。 在MOS集成電路中通常用多晶硅來制作MOS晶體管的柵極和有關(guān)電極間的內(nèi)部連接。用多品硅制作柵極的一個重要特點就是多晶硅柵極可以用作下一步掩模以獲得精確的源、柵、漏電極位置，使柵源和柵漏間的套疊減至最小而獲得較好的電路性能。 當(dāng)硅材料淀積在二氧化硅層或其他界面上就生成多晶硅。 將多晶硅淀積在柵絕緣層上作MOS晶體管的柵極

2、，這種工藝就是硅柵MOS工藝。 多晶硅柵極多晶硅柵極MOS管的剖面圖管的剖面圖 典型的硅柵MOS工藝包括多次掩模曝光和氧化層刻蝕過程 。 在二氧化硅層被開窗后制作NMOS晶體管的主要過程 最初在硅圓片上生成一層較厚的二氧化硅層，稱作場氧化。在要制最初在硅圓片上生成一層較厚的二氧化硅層，稱作場氧化。在要制作晶體管的地方去除氧化層，暴露出硅晶體表面作晶體管的地方去除氧化層，暴露出硅晶體表面(圖圖2-20（a）) 在此基礎(chǔ)上再生成一層嚴(yán)格控制厚度的薄氧化層，稱作柵氧化或薄層氧化(圖2-20(b) 將多晶硅淀積在大圓片上，保留柵極和用作電極間聯(lián)結(jié)的多晶硅(圖2-20(c) 去除窗口部分未被多晶硅覆蓋的

3、薄氧化層，此時將大圓片置于摻雜源摻雜以形成源區(qū)和漏區(qū)(圖2-20(d) 注意到源漏區(qū)僅在多晶硅柵沒有覆蓋的基片上生成，源區(qū)和漏區(qū)沒有滲透到柵極下方，因而稱作自對準(zhǔn)工藝。 最后再在大圓片上生成一層二氧化硅并刻蝕出接觸孔(圖2-20(e) 將鋁蒸發(fā)涂敷上去并蝕刻出最終聯(lián)結(jié)各元件的引線(圖2-20(f) 2.3.3CMOS工藝 CMOS集成電路是互補(bǔ)MOS電路，NMOS晶體管和PMOS晶體管具有對偶或?qū)ΨQ特性，在設(shè)計電路時間時使用這兩種器件能夠顯著提高電路的一些特性指標(biāo)。 理想的CMOS倒相器在穩(wěn)定工作狀態(tài)下不消耗功率；當(dāng)輸入為高電平時NMOS管導(dǎo)通，PMOS管截止；當(dāng)輸入為低電平時PMOS管導(dǎo)通，

4、NMOS管截止。 CMOS電路的主要優(yōu)點是微功耗。功耗大小是集成電路的一項重要特性指標(biāo)。 功耗小的電路可以制成集成度高的芯片，另一方面可降低電子系統(tǒng)的損耗。 N阱硅柵CMOS工藝 P阱硅柵CMOS工藝 雙阱硅柵CMOS工藝 P阱硅柵CMOS制造工藝的基本流程 (1)(1)定義定義P P阱阱 a a在在N N型硅襯底表面生長型硅襯底表面生長S Si iO O2 2層；層； b b1 1掩膜版：確定掩膜版：確定P P阱區(qū)；阱區(qū)； c cP P阱：硼離子注入；阱：硼離子注入； d阱區(qū)推進(jìn)約阱區(qū)推進(jìn)約4-6m阱深。阱深。 (2)(2)確定有源區(qū)確定有源區(qū) a a2 2掩膜版，確定有源工作區(qū)；掩膜版，確

5、定有源工作區(qū)； b有源區(qū)表面熱生長薄氧化層約有源區(qū)表面熱生長薄氧化層約500 。 3)3)確定多晶硅柵確定多晶硅柵 a a3 3掩膜版，確定多晶硅區(qū)；掩膜版，確定多晶硅區(qū)； b淀積多晶硅。淀積多晶硅。 (4)(4)PMOSPMOS管源漏區(qū)形成管源漏區(qū)形成 a. 4 a. 4掩膜版掩膜版( (正版正版) )確定確定PMOSPMOS的源漏區(qū)；的源漏區(qū)； b硼離子注入或硼雜質(zhì)擴(kuò)散形成硼離子注入或硼雜質(zhì)擴(kuò)散形成PMOS管的源區(qū)和漏區(qū)。管的源區(qū)和漏區(qū)。 (5)(5)NMOSNMOS管源漏區(qū)形成管源漏區(qū)形成 a a5 5掩膜版，即掩膜版，即4 4掩膜版掩膜版( (負(fù)版負(fù)版) )確定確定NMOSNMOS管的

6、源漏區(qū)；管的源漏區(qū)； b砷或磷離子注入或雜質(zhì)擴(kuò)散，形成砷或磷離子注入或雜質(zhì)擴(kuò)散，形成NMOS管的源區(qū)和漏區(qū)。管的源區(qū)和漏區(qū)。 (6)(6)引線孔引線孔 a a淀積場淀積場S Si i0 02 2層；層； b b6 6掩膜版確定引線孔區(qū)；掩膜版確定引線孔區(qū)； c蒸發(fā)鋁金屬層。蒸發(fā)鋁金屬層。 (7)鋁引線形成 7掩膜版確定鋁引線圖形。 N阱硅柵CMOS工藝主要流程 (1)(1)N N阱確定阱確定a a生長薄生長薄S Si i0 02 2層；層；b b1 1掩膜版確定掩膜版確定N N阱區(qū)；阱區(qū)；c c阱區(qū)磷離子注入；阱區(qū)磷離子注入；d d刻掉阱區(qū)上的薄氧化層；刻掉阱區(qū)上的薄氧化層；e去掉光抗蝕劑。去

7、掉光抗蝕劑。 (2)(2)N N阱推進(jìn)阱推進(jìn)a a高溫下高溫下N N阱推進(jìn)約阱推進(jìn)約7 7mm；b b生長厚熱氧化層；生長厚熱氧化層；c刻掉氧化層?？痰粞趸瘜?。 (3)(3)確定場區(qū)和有源工作區(qū)確定場區(qū)和有源工作區(qū)a a生長薄氧化層；生長薄氧化層； b b淀積厚氮化硅淀積厚氮化硅( (S Si3i3N N4 4) )；c. 2c. 2掩膜版確定場區(qū)；掩膜版確定場區(qū)； d d刻蝕氮化硅；刻蝕氮化硅；e e去掉光抗蝕劑；去掉光抗蝕劑； f f3 3掩膜版保護(hù)掩膜版保護(hù)N N阱區(qū)；阱區(qū)；g注入硼離子作場閾值電壓控制；注入硼離子作場閾值電壓控制； (4)(4)生長場氧化區(qū)和柵氧化層生長場氧化區(qū)和柵氧化

8、層a a生長場氧化區(qū)；生長場氧化區(qū)； b b去掉氮化硅；去掉氮化硅；c c生長約生長約10001000 的薄氧化層以保護(hù)表面不為離子注入時的薄氧化層以保護(hù)表面不為離子注入時損傷；損傷；d d硼離子注入用作對硼離子注入用作對NMOSNMOS和和PMOSPMOS管閾值電壓控制；管閾值電壓控制；e e刻去薄氧化層；刻去薄氧化層； f生長柵氧化層。生長柵氧化層。 (5)(5)確定多晶硅圖形和晶體管源漏區(qū)注入確定多晶硅圖形和晶體管源漏區(qū)注入a a淀積多晶硅；淀積多晶硅；b b4 4掩膜版確定多晶硅柵和互聯(lián)圖形；掩膜版確定多晶硅柵和互聯(lián)圖形；c c等離子刻多晶硅；等離子刻多晶硅；d dPMOSPMOS管的

9、源區(qū)和漏區(qū)注入；管的源區(qū)和漏區(qū)注入；e e去掉光抗蝕劑；去掉光抗蝕劑；f f5 5掩膜版確定掩膜版確定NMOSNMOS管的源漏區(qū)；管的源漏區(qū)；gNMOS管的源漏區(qū)和用作管的源漏區(qū)和用作N阱接觸的磷離子注入阱接觸的磷離子注入。 (6)(6)引線孔和金屬化引線孔和金屬化a a淀積或生長淀積或生長S Si i0 02 2； b b氧化致密和源漏區(qū)的推進(jìn)；氧化致密和源漏區(qū)的推進(jìn)；c. 6c. 6掩膜版確定引線孔并刻引線孔；掩膜版確定引線孔并刻引線孔；d d淀積金屬鋁；淀積金屬鋁； e e7 7掩膜版確定金屬線圖形；掩膜版確定金屬線圖形；f f刻蝕金屬鋁并淀積鈍化保護(hù)層；刻蝕金屬鋁并淀積鈍化保護(hù)層；g8

10、掩膜版確定壓焊點區(qū)。掩膜版確定壓焊點區(qū)。 根據(jù)電路的不同設(shè)計要求，在p阱CMOS工藝過程中可以增加有關(guān)的掩模工序例如，為了調(diào)整N型器件或P型器件的閾值電壓，就可以增加相應(yīng)的工序。 由上述工藝過程制出的一個倒相器的電路圖、版圖和結(jié)構(gòu)剖面圖 在在p阱工藝中，阱工藝中，n型襯底可以通過專門的連接結(jié)構(gòu)連至型襯底可以通過專門的連接結(jié)構(gòu)連至饋電正極饋電正極VDD，而而p阱可以接至饋電電源的負(fù)極在阱可以接至饋電電源的負(fù)極在p阱區(qū)做一個阱區(qū)做一個p+區(qū)和在區(qū)和在n型襯底中制作的型襯底中制作的n+區(qū)就是為了區(qū)就是為了加強(qiáng)加強(qiáng)n型襯底和型襯底和p阱與電源電極之間的歐姆接觸連結(jié)阱與電源電極之間的歐姆接觸連結(jié),其其相

11、應(yīng)的結(jié)構(gòu)和版圖如圖相應(yīng)的結(jié)構(gòu)和版圖如圖 2. 6 MOS集成電路中的電阻和電容 在傳統(tǒng)的硅柵CMOS工藝中，每一個晶體管都有各自的源、柵、漏區(qū)它們是由絕緣層分隔的擴(kuò)散區(qū)、多晶硅層和金屬層構(gòu)成。每一層都有各自的電阻和電容，我們可以根據(jù)這些最基本的元件來估計電路或系統(tǒng)的工作性能 2.6.1 電阻值的計算 一塊均勻的薄板導(dǎo)體，它的電阻值計算公式是 )(WLtR 式中 -電阻率； t薄板厚度； L-薄板長度； W-薄板寬度 在集成電路工藝中常使用方電阻這一名稱.其單位是每方歐姆,記作/口令RS表示方電阻，則上式可重新寫為： )(WLRRS)(tRS 計算導(dǎo)電材料的電阻值時只須用該材料的方電阻乘以材料的

12、長寬比即可兩塊厚度相等的相同材料，只因長寬比一樣就具有相同的電阻值。 對于金屬材料，只要幾何尺寸一確定，它的電阻值亦相應(yīng)確定。 對于多晶硅材料和擴(kuò)散層材料的方電阻變化范圍較寬它與注入材料中的雜質(zhì)濃度有關(guān)。這意味著要較準(zhǔn)確地計算它們的電阻值必須知道相應(yīng)的工藝參數(shù) MOS晶體管的溝道電阻 盡管盡管MOS晶體管的電壓一電流特性通常是非線性的，晶體管的電壓一電流特性通常是非線性的，我們也可以近似地估計溝道電阻值由下式可以計算我們也可以近似地估計溝道電阻值由下式可以計算MOS晶體管的溝道電阻晶體管的溝道電阻RC是是 )()(11WLKVVgRRTGSDSDSC1)(TGSOXVVtK 無論是n溝道器件還

13、是p溝道器件，RC的值大約在每方5k至30k左右 溝道電阻與表面多數(shù)載流子遷移率有關(guān) 由于載流于遷移率是溫度的函數(shù)，所以溝道電阻、晶體管開關(guān)特性以及耗散功率等都將隨溫度變化 在25以上溫度范圍工作時，溫度每上升l，溝道電阻值增加約為0.25%。 2.6.2 電容值的計算 MOS集成電路的動態(tài)響應(yīng)或開關(guān)速度在很大程度上取決于MOS晶體管的寄生電容一級MOS電路輸出端的負(fù)載電容除本級輸出電容外，還應(yīng)包括下一級的輸入電容和引線電容。輸入、輸出電容則與相應(yīng)MOS晶體管的各種電容有關(guān)。MOS集成電路中的電容有其獨特的電容電壓特性 1. MOS電容特性電容特性 MOS電容的電容電容的電容_電壓特性取決于半

14、導(dǎo)體的表面狀態(tài)。電壓特性取決于半導(dǎo)體的表面狀態(tài)。根據(jù)電壓不同，其表面狀態(tài)可能是累積層、耗盡層和根據(jù)電壓不同，其表面狀態(tài)可能是累積層、耗盡層和反型層反型層MOS電容的等效電路如圖所示。電容的等效電路如圖所示。 (1)累積層狀態(tài)累積層狀態(tài) 在在p型襯底的型襯底的MOS結(jié)構(gòu)中，當(dāng)柵極電壓結(jié)構(gòu)中，當(dāng)柵極電壓VG0時，表面狀態(tài)是累積層?xùn)艠O上的負(fù)電荷吸引空穴趨附于襯時，表面狀態(tài)是累積層?xùn)艠O上的負(fù)電荷吸引空穴趨附于襯底表面，增強(qiáng)了表面底表面，增強(qiáng)了表面p型襯底多數(shù)載流子濃度故稱為累積層型襯底多數(shù)載流子濃度故稱為累積層狀態(tài)。這時的狀態(tài)。這時的MOS電容類似于一平板電容器：柵極導(dǎo)體是上電容類似于一平板電容器：柵

15、極導(dǎo)體是上極板，極板，p型襯底表面高濃度的空穴累積層則是下極板。由于累型襯底表面高濃度的空穴累積層則是下極板。由于累積層位于襯底表面，與上極板的距離是積層位于襯底表面，與上極板的距離是tOX，所以在累積層狀所以在累積層狀態(tài)下的態(tài)下的MOS電容就是柵氧化層電容，其計算公式是電容就是柵氧化層電容，其計算公式是 :AtCoxooisO)(2 式中式中 A A為柵極面積、為柵極面積、SiO2SiO2二氧化硅介電常數(shù)二氧化硅介電常數(shù) (2)(2)耗盡層狀態(tài)耗盡層狀態(tài) 在柵極加上較小的正電壓時，在柵極下方在柵極加上較小的正電壓時，在柵極下方的襯底表面將形成耗盡層。因為正柵壓排斥襯底表面空穴，的襯底表面將形

16、成耗盡層。因為正柵壓排斥襯底表面空穴，耗盡了耗盡了p p型襯底表面的多數(shù)載流子。十分明顯型襯底表面的多數(shù)載流子。十分明顯，表面耗盡層表面耗盡層每單位面積電荷密度的大小取決于摻雜濃度每單位面積電荷密度的大小取決于摻雜濃度N和耗盡層深度和耗盡層深度d。在一定范圍內(nèi)增加?xùn)艍海谋M層深度亦隨之增加。定義耗盡在一定范圍內(nèi)增加?xùn)艍海谋M層深度亦隨之增加。定義耗盡層電容：層電容： AdCsiodep)( 式中式中 d d為耗盡層厚度；為耗盡層厚度；sisi為硅材料的介電系數(shù)。為硅材料的介電系數(shù)。 式式中中表明耗盡表明耗盡層厚度增加，層厚度增加，Cdep將隨之減小將隨之減小。在耗盡層狀態(tài)在耗盡層狀態(tài)，可以認(rèn)為

17、柵極對襯可以認(rèn)為柵極對襯底構(gòu)成的底構(gòu)成的MOS電容是柵氧化層電容電容是柵氧化層電容CO與耗盡層電容與耗盡層電容Cdep的串聯(lián)的串聯(lián)： depOdepOgbCCCCC 2. MOS晶體管電容 完整的完整的MOS晶體管電容如圖所示在這個模型假定柵極晶體管電容如圖所示在這個模型假定柵極對源區(qū)和漏區(qū)無交疊在自對準(zhǔn)硅柵工藝中，這個簡單對源區(qū)和漏區(qū)無交疊在自對準(zhǔn)硅柵工藝中，這個簡單的假定無疑是正確的。的假定無疑是正確的。 各電容元件是： Cgs,Cgd 柵極對溝道的電容，作為集總電容，它們分別集中在溝道的源區(qū)端和漏區(qū)端； Csb,Cdb 源區(qū)和漏區(qū)對襯底的電容； Cgb 柵極對襯底的電容。 MOS晶體管寄

18、生電容的電路模型如圖所示，其柵極總電容是 Cg=Cgb+Cgs+Cgd 3. 3. 擴(kuò)散電容：擴(kuò)散電容：NMOS和和PMOS晶體管的源極和漏極都是一個晶體管的源極和漏極都是一個淺薄的淺薄的n+擴(kuò)散區(qū)或擴(kuò)散區(qū)或p+擴(kuò)散區(qū)。這兩種擴(kuò)散區(qū)也可作為連接線擴(kuò)散區(qū)。這兩種擴(kuò)散區(qū)也可作為連接線用所有擴(kuò)散區(qū)對襯底都有寄生電容并且該寄生電容與擴(kuò)散用所有擴(kuò)散區(qū)對襯底都有寄生電容并且該寄生電容與擴(kuò)散區(qū)、襯底或阱區(qū)之間的電壓有關(guān)，同時也與隔離擴(kuò)散區(qū)與襯區(qū)、襯底或阱區(qū)之間的電壓有關(guān)，同時也與隔離擴(kuò)散區(qū)與襯底或阱區(qū)的耗盡層有效面積有關(guān)所以，擴(kuò)散電容底或阱區(qū)的耗盡層有效面積有關(guān)所以，擴(kuò)散電容Cd正比于正比于擴(kuò)散結(jié)面積。總的結(jié)面積是擴(kuò)散區(qū)擴(kuò)散結(jié)面積。總的結(jié)面積是擴(kuò)散區(qū)“底部底部”面積和四周面積和四周“側(cè)側(cè)壁壁”面積之和，如圖所示面積之和，如圖所示 圖中圖中a、b分別表示擴(kuò)散區(qū)的寬度和長度；分別表示擴(kuò)散區(qū)的寬度和長度；Cja是單位面積的結(jié)是單位面積的結(jié)電容；電容；Cjp是單位長度的周邊電容是單位長度的周邊電容(即即“側(cè)壁側(cè)壁”電容電容)，則總擴(kuò)，則總擴(kuò)散電容是散電容是 ： C Cd dC Cjaja(ab)+C(ab)+Cjpjp(2a+2b) (2a+2b) 下表列出了典型的擴(kuò)散電容值下表列出了典型的擴(kuò)散電容值 互連線的電阻與電容 連線電阻連線電