ISE 14.7教程_第1頁(yè)
ISE 14.7教程_第2頁(yè)
ISE 14.7教程_第3頁(yè)
ISE 14.7教程_第4頁(yè)
ISE 14.7教程_第5頁(yè)
已閱讀5頁(yè),還剩9頁(yè)未讀, 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說(shuō)明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡(jiǎn)介

Xilinx ISE Design Suite14.7開(kāi)發(fā)流程1、打開(kāi)ISE Design Suite14.72、新建項(xiàng)目 File-New Project(一般新建一個(gè)文件夾來(lái)保存項(xiàng)目)3、選擇設(shè)備平臺(tái)(我這里是basys2開(kāi)發(fā)板的,所以我根據(jù)這款板子選擇配置)4、項(xiàng)目總覽5、項(xiàng)目創(chuàng)建完成6、新建源文件選擇Verilog Module 填入File Name 然后next端口可設(shè)置可不設(shè)置(這里我先設(shè)置了)文件總覽7、編寫(xiě)硬件代碼8、編譯文件,編譯通過(guò)后可以查看RTl視圖,或者添加ucf約束文件,也可以做仿真(參考ISim仿真)9、添加ucf約束文件,跟建院文件一樣,不過(guò)這里選擇IMplementation Constraints File ,填寫(xiě)File name ,然后next,接著finish10、編寫(xiě)約束文件10、再次編譯11、配置目標(biāo)設(shè)備12、下載到板子上邊緣掃描初始設(shè)備(有的同學(xué)可能掃描不到設(shè)備,這可能是驅(qū)動(dòng)沒(méi)裝好)選擇文件選完之后不選SPi or BPI PROM 選 no(一般測(cè)試不選,如果要固化就可以選擇)確定一下文件是否選對(duì)了燒錄 在第一顆芯片右鍵,然后點(diǎn)Program燒錄成功13、觀察板子現(xiàn)象(如果不正常,可查一下自己的代碼有沒(méi)有問(wèn)題或者

溫馨提示

  • 1. 本站所有資源如無(wú)特殊說(shuō)明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁(yè)內(nèi)容里面會(huì)有圖紙預(yù)覽,若沒(méi)有圖紙預(yù)覽就沒(méi)有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫(kù)網(wǎng)僅提供信息存儲(chǔ)空間,僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理,對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容,請(qǐng)與我們聯(lián)系,我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。

最新文檔

評(píng)論

0/150

提交評(píng)論