超大規(guī)模集成電路的測試技術(shù)

1、目 錄摘要1關(guān)鍵詞1Abstract11 引言12 測試的基本概念22.1 測試的原理22.2 測試的環(huán)節(jié)22.3 測試的可靠性32.4 測試的分類33 測試的難度34 測試方法44.1 多工位測試44.2 SIP測試44.3 IDDQ測試44.4 DFT測試54.4.1 集成電路的可測試質(zhì)量評價(jià)54.4.2 可測試性設(shè)計(jì)的目標(biāo)54.4.3 效益和成本的分析54.4.4 三種DFT方案的對比分析64.4.5 DFT技術(shù)的應(yīng)用策略74.5 系統(tǒng)測試74.6 模擬和混合信號測試75 總結(jié)8致謝9參考文獻(xiàn)9超大規(guī)模集成電路測試技術(shù)網(wǎng)絡(luò)工程專業(yè)學(xué)生 曲倩倩指導(dǎo)教師 吳俊華摘要：隨著電子工業(yè)發(fā)展、特征尺

2、寸減少、集成度持續(xù)增加，需要更有效的測試方法以保證芯片的可靠操作。為了控制產(chǎn)品的成本，測試工程師在不斷地改進(jìn)和組合各種測試方法。首先綜述了VLSI測試的幾項(xiàng)基本概念，測試的基本原理、測試的環(huán)節(jié)、測試的可靠性和測試的分類。測試必然存在難度，隨之分析了存在難度的原因。然后介紹了多工位測試、SIP測試、IDDQ測試、DFT測試和系統(tǒng)測試五種測試方法，并分析比較了這幾種方法各自的特點(diǎn)。最后，預(yù)計(jì)了VLSI的未來，為了降低測試的難度，可測試性設(shè)計(jì)至關(guān)重要。關(guān)鍵詞：集成電路 測試 效率 系統(tǒng) 可測性The Test Technique of Very Large Scale IntegrationStud

3、ent Majoring in Network Engineering Qu Qianqian Tutor Wu JunhuaAbstract: With the electronics industry development, reduced feature size and increasing integration level, better and more efficient testing methods are needed to ensure reliable operation of the chip. In order to control the cost of th

4、e product, test engineers are constantly improving and combining various testing methods.Several basic concepts of VLSI testing, the classification reliability and testing principle, testing part of the test are reviewed firstly. Inevitably, the test is difficult, and the cause of the difficulty is

5、analyzed. Then multistage test, SIP test, IDDQ test, DFT test and system testing are introduced, analyzed and compared. Finally, VLSI is expected ahead. In order to reduce the difficulty of the tests, the design of testability is essential. Key words：Integration; Testing; Productivity; System; Testa

6、bility1 引言集成電路的復(fù)雜性在日益增加，自從芯片系統(tǒng)(SOC)實(shí)現(xiàn)之后，各種知識產(chǎn)權(quán)(IP)模塊大量集成在同一芯片內(nèi)，包括邏輯電路、存儲(chǔ)器、模/數(shù)和數(shù)/模轉(zhuǎn)換器、射頻前端等等。它們的功能互不相同，測量用的算法、定時(shí)周期、時(shí)序、供電電壓都有很大差異，給自動(dòng)測試系統(tǒng)帶來新的挑戰(zhàn)。集成度增加和功能多樣的SOC在消費(fèi)量最大的產(chǎn)品中，如移動(dòng)通信手機(jī)、微控制器、監(jiān)視器、游戲機(jī)等中廣泛使用，銷售量攀升的同時(shí)價(jià)格不斷地下降，但測試費(fèi)用卻居高不下。超大規(guī)模集成電路不但構(gòu)造精細(xì)、集成度高，而且是經(jīng)過許多道工序流程制作而成的，難免存在著缺陷導(dǎo)致其不能正常工作。因此，超大規(guī)模集成電路的測試對生產(chǎn)廠商和用戶都具

7、有重要意義。目前的測試方法種類很多，各種測試方法均針對一定特性的故障。研究發(fā)現(xiàn)，要證明所設(shè)計(jì)的芯片的正確性，在不同設(shè)計(jì)和生產(chǎn)階段中才去的不同測試所花費(fèi)的代價(jià)有非常大的差別，甚至可以達(dá)到幾個(gè)數(shù)量級的差距，其示意圖如圖1。從測試增長代價(jià)圖可以看出，如果在設(shè)計(jì)階段就多體現(xiàn)些主動(dòng)性，就會(huì)極大的降低測試的難度和工作量，并能最大程度的改變測試僅僅將作為附屬過程的被動(dòng)性。測試代價(jià) 設(shè)計(jì)證明 樣本制造 大規(guī)模生產(chǎn) 板的生產(chǎn) 系統(tǒng)中的應(yīng)用 階段圖 1 不同設(shè)計(jì)和生產(chǎn)階段中的測試代價(jià)2 測試的基本概念2.1 測試的原理測試的基本原理是：將被測試的電路放在測試儀器上，測試設(shè)備根據(jù)需要產(chǎn)生一系列測試矢量信號，加到輸入

8、端，將得到的測試輸出與預(yù)期輸出進(jìn)行比較，如果兩者相等，表明測試通過。反之，則不通過。2.2 測試的環(huán)節(jié)設(shè)計(jì)和模擬參數(shù)測試原型芯片芯片原型程序包引入測試程序包設(shè)計(jì)階段原型階段參數(shù)測試大規(guī)模制造階段否是是否調(diào)查測試引入測試可獲得的調(diào)查測試圖 2 芯片設(shè)計(jì)及流片過程中的主要步驟和測試環(huán)節(jié)在芯片設(shè)計(jì)及流片生產(chǎn)的各個(gè)階段，經(jīng)常需要測試來對得到的階段性結(jié)果進(jìn)行校驗(yàn)。在芯片設(shè)計(jì)過程中，需要進(jìn)行針對電路設(shè)計(jì)的測試，及模擬各種輸入激勵(lì)情況下電路的輸出響應(yīng)情況，還有各種參數(shù)值的范圍，設(shè)計(jì)過程所依據(jù)的是迷你軟件及工藝廠家后，廠家在流片的各個(gè)主要步驟完成后也會(huì)進(jìn)行測試，其目的除了進(jìn)一步驗(yàn)證設(shè)計(jì)的正確性，還要測試生產(chǎn)過

9、程中出現(xiàn)的各種不確定因素帶來的影響。而生產(chǎn)階段又包括樣片和大批量生產(chǎn)兩種，每種生產(chǎn)階段都需要具備這些測試環(huán)節(jié)。芯片設(shè)計(jì)及流片過程中的主要步驟和測試環(huán)節(jié)如圖2所示。2.3 測試的可靠性測試結(jié)果的可靠性取決于測試信號的正確性和完整性。對于一個(gè)具有n個(gè)輸入并且在電路內(nèi)具有m個(gè)寄存器的電路，最多有2n+m個(gè)測試矢量。很明顯,當(dāng)電路規(guī)模很大時(shí)，測試碼的數(shù)目將過于龐大，使得測試變得不可能進(jìn)行。在測試一個(gè)復(fù)雜系統(tǒng)時(shí)需要考慮下面3個(gè)問題： (1)測試能否確保檢測到所有的故障；(2)測試的產(chǎn)生時(shí)間在整個(gè)集成電路的開發(fā)過程中是否是經(jīng)濟(jì)的；(3)測試的執(zhí)行時(shí)間在整個(gè)集成電路的開發(fā)過程中是否是經(jīng)濟(jì)的。2.4 測試的分

10、類就模擬電路的測試而言，一般分為以下兩類測試：第一類是直流特性測試，主要包括端子電壓特性、端子電流特性等；第二類是交流特性測試，這些交流特性和該電路完成的特定功能密切有關(guān)，比如一塊音頻功放電路，其增益指標(biāo)、輸出功率、失真指標(biāo)等都是很重要的參數(shù)；色處理電路中色解碼部分的色差信號輸出，色相位等參數(shù)也是很重要的交流測試項(xiàng)目。3 測試的難度對超大規(guī)模集成電路的測試方法從20世紀(jì)60年代開始得到研究。由于輸入信號復(fù)制上的連續(xù)性，模擬及混合信號電路的功能和性能之間無法很好的割裂開，尤其是電路性能包括很多方面，測試時(shí)必須同時(shí)通過這些檢驗(yàn)才能保證電路的正確性。功能測試法是測試方法中叫為基礎(chǔ)的一種其優(yōu)點(diǎn)是測試矢

11、量的生成直觀、簡單；但其致命缺陷在于測試矢量的故障覆蓋率低，經(jīng)常出現(xiàn)故障漏檢的情況，而且，根據(jù)所測試功能的增多和測試精度的提高，測試矢量生成的代價(jià)也越來越大。 對于近年來出現(xiàn)的數(shù)?；旌舷到y(tǒng)芯片，其測試要求則更加全面，測試難度也更大， 尤其是芯片中的模擬及混合信號電路部分的規(guī)模一般僅占整個(gè)芯片中極小的部分，但是對該部分的測試難度卻與其規(guī)模不成比例，甚至對混合電路的測試難度要遠(yuǎn)高于對數(shù)字部分的測試。對測試難度的產(chǎn)生原因進(jìn)行分析后發(fā)現(xiàn)，過去幾十年內(nèi)，集中電路工藝一直按照摩爾定律發(fā)展，芯片的晶體管樹木在迅速膨脹，每個(gè)晶體管的制造成本呈現(xiàn)持續(xù)下降的趨勢，越來越強(qiáng)大的EDA仿真工具也幫助芯片設(shè)計(jì)人員在短時(shí)

12、間內(nèi)完成超大規(guī)模芯片的設(shè)計(jì)工作。伴隨著你工藝和設(shè)計(jì)水平的不斷提高，尤其是以IP復(fù)用技術(shù)為特征的SOC時(shí)代的來臨，芯片中集成的晶體管和器件的數(shù)目和種類也越來越多，雖然從集成的電路的發(fā)展來看，人們往往能找到有效的辦法，將集成電路的極限推向更深處。但是從故障發(fā)生的可能性而言，隨著技術(shù)的發(fā)展，半導(dǎo)體工程師們對芯片的無故障性卻越來越?jīng)]有把握。其主要原因在于：(1)在微電子發(fā)展歷史中，工藝總是走在了設(shè)計(jì)的前面，因此器件模型與新型工藝實(shí)際模型之間總存在著差異，這種差異使得設(shè)計(jì)所倚重的仿真結(jié)果并不能真正代表實(shí)際的產(chǎn)品，這導(dǎo)致了芯片設(shè)計(jì)過程中會(huì)出現(xiàn)故障，需要測試來驗(yàn)證設(shè)計(jì)出的芯片是否存在bug。(2)工藝上，隨

13、著晶體管密度、連線密度和金屬層數(shù)的大大增加，導(dǎo)致故障發(fā)生的可能性大大增加；同時(shí)，隨著尺寸的縮小，工藝的不可控因素將越來越多。這些都導(dǎo)致了芯片制備過程中的故障問題越來越嚴(yán)重。4 測試方法4.1 多工位測試實(shí)踐證明，增加工位數(shù)目可提高測試系統(tǒng)的生產(chǎn)率，同時(shí)測試m個(gè)IC，顯然效率亦可增加m倍。事實(shí)上，測試系統(tǒng)擁有的算法模式發(fā)生器等資源的數(shù)目是有一定限制的，而且數(shù)字引腳和模塊引腳亦有規(guī)定，同時(shí)測試m個(gè)IC需要更多的資源。因此，增加工位前要仔細(xì)調(diào)查原有測試系統(tǒng)的配置，除發(fā)揮原有測試資源的作用之外，還要增加一定的硬件和修改測試程序。目前，許多測試系統(tǒng)提供多工位夾具，充分發(fā)揮生產(chǎn)效益，特別是測試費(fèi)用占制造成

14、本較多的集成電路，如移動(dòng)電話手機(jī)和家用電器使用的芯片測試系統(tǒng)，具有4個(gè)以上的多工位，提高測試生產(chǎn)率的效果也十分明顯。測試系統(tǒng)供應(yīng)商往往對早期的單工位產(chǎn)品提供升級為多工位的服務(wù)，而一些技術(shù)力量較強(qiáng)的IC制造廠，針對熟悉的測試系統(tǒng)實(shí)施局部的升級也并不困難。特別是近年來測試系統(tǒng)較普遍使用開放結(jié)構(gòu)，用戶可從第三方購買或自行設(shè)計(jì)模塊，使工位增加和測試系統(tǒng)升級。4.2 SIP測試SIP是集成電路系統(tǒng)集成的一項(xiàng)新的封裝技術(shù)，稱之為系統(tǒng)封裝芯片。SIP是將多個(gè)功能芯片互連冰封裝成一個(gè)IC，提供系統(tǒng)機(jī)能力，并提高硅面積與封裝尺寸比。由于SIP是有多個(gè)已知成熟管芯組成，可減少器件開發(fā)時(shí)間和迅速的通過選用不同類別管

15、芯和相應(yīng)鏈接改變IC系統(tǒng)能力。在設(shè)計(jì)SIP時(shí)首先考慮的不僅是生產(chǎn)過程，更重要的是測試解決方案。比如一個(gè)由三種不同管芯集成的SIP器件往往需要三種不同類型的測試方案而且很可能需要三種不同類型的IC測試系統(tǒng)。三種不同測試系統(tǒng)將有三種不同的產(chǎn)品接口、三個(gè)測試程序和三個(gè)分別的操作環(huán)境,甚至需要三個(gè)不同的操作測試。這在現(xiàn)實(shí)中是很難令人滿意的?，F(xiàn)實(shí)的SIP測試往往不是我們習(xí)慣的在一個(gè)測試系統(tǒng)上完成。由于成本和測試系統(tǒng)性能、指標(biāo)、并測能力和程序開發(fā)的問題,往往選擇在多個(gè)測試系統(tǒng)平臺(tái)、更換多個(gè)測試接口、選擇多次插入的辦法實(shí)現(xiàn)的。SIP測試方案中還有其他因素,如測試效率和測試能力,特別是滿足更大應(yīng)用范圍的SIP

16、測試需求。4.3 IDDQ測試IDDQ表示靜止?fàn)顟B(tài)時(shí)電源電流，稱為靜態(tài)功耗電流。對此電流的測試就稱為IDDQ測試。IDDQ測試是源于物理缺陷的測試，也是可靠性測試的一部分。在工作正常時(shí)，CMOS器件的靜態(tài)電流一般極小。但生產(chǎn)中造成的缺掐如橋或短路點(diǎn)會(huì)造成漏電流，從而增加靜態(tài)電流。用功能測試方法可能很難檢查出來。IDDQ測試方法就是利用上述特點(diǎn)來工作的，它對器件的靜態(tài)電流進(jìn)行參數(shù)測試，檢查實(shí)測值是否偏離標(biāo)稱值。這種測試方法能夠檢查出哪怕是最全面的功能測試也無法查出來的缺陷，包括那些不會(huì)馬上引起功能出錯(cuò)，但會(huì)造成器件壽命變短的缺陷。這些缺陷不會(huì)立即影響電路或系統(tǒng)的邏輯功能，但在器件工作一段時(shí)間之后

17、就會(huì)顯現(xiàn)出來，采用這種器件會(huì)很大程度的影響系統(tǒng)的可靠性。IDDQ測試的基本過程是：測試圖形施加；等待瞬變過程消失；檢查靜態(tài)IDDQ是否超過閉值。IDDQ測量方法分為片外測量和片內(nèi)測量兩種。片外測量是常用的測量方法，其方案可分為交流和直流兩種。片外電流測試存在測試速度低、測量分辨率不高、測試設(shè)備泄漏電流影響等缺點(diǎn)，電流探頭的LRC效應(yīng)、測試設(shè)備的延遲和探頭尺寸的限制等也影響測量效果，片內(nèi)測試則可以有效地解決這些問題，它是在被測器件內(nèi)部設(shè)計(jì)一個(gè)附加電路，對流過的電源電流進(jìn)行處理，然后輸出一個(gè)信號，指出該器件是否正常。IDDQ測試的優(yōu)點(diǎn)是它與故障在電路中的位置無關(guān)，并且測試成本很低;但是必須要選擇合

18、適的測試手段。而IDDQ測試的關(guān)鍵問題正是如何從量值上區(qū)分正常電路的電流和有缺陷電路的電流。隨著截止電流的不斷增加，無故障電路的靜態(tài)電流與有故障電路的靜態(tài)電流之間差距變小。為了使得電流測試適應(yīng)工藝發(fā)展的需要，關(guān)鍵的一點(diǎn)是就控制截止電流。4.4 DFT測試DFT測試是指一種近年來發(fā)展較快的測試技術(shù)，它通過執(zhí)行被測器件上的DFT結(jié)構(gòu)而測試器件。目前,DFT測試主要指通過內(nèi)部掃描測試、內(nèi)建自測試(BIST)、邊界掃描測試和靜態(tài)電流(IDDQ)測試的方法來測試器件。DFT的技術(shù)和方法在改進(jìn)和提高總體測試質(zhì)量方面是成功的。它基本上不再關(guān)心被測器件傳統(tǒng)意義上的功能特性，取而代之的是專注于一種有次序的過程，

19、或者早晚會(huì)引起器件失效的隨機(jī)缺陷。DFT測試是測試成本驅(qū)動(dòng)的，無論在測試程序開發(fā)、DFT確認(rèn)、原型驗(yàn)證、失效診斷/故障定位等方面的成本和時(shí)間消費(fèi)都低于傳統(tǒng)的功能性測試。在測試設(shè)備開銷方面，一些分析和比較表明，基于DFT測試儀平均每引腳的成本大約只占傳統(tǒng)測試系統(tǒng)的七十分之一或更小。4.4.1 集成電路的可測試質(zhì)量評價(jià)能檢測集成電路中某個(gè)故障的輸入激勵(lì),稱為該故障的測試圖形。假設(shè)有某一個(gè)測試集合，它能檢測某電路故障的故障覆蓋率F定義為： F是隨不同的假定故障而變化的。因此，即便對傳統(tǒng)的固定故障具有100%的故障覆蓋率，也未必充分。因?yàn)槠渌愋偷墓收?，如開路故障和時(shí)序故障等并沒有全部覆蓋。表征電路可

20、測性的關(guān)鍵是電路內(nèi)節(jié)點(diǎn)的可控制性和可觀察性?？煽刂菩跃褪菍﹄娐穬?nèi)部每個(gè)節(jié)點(diǎn)的置0與置1能力，可觀察性是能否直接或間接地觀察電路內(nèi)部任何節(jié)點(diǎn)狀態(tài)的能力。對于靠近電路輸入端的內(nèi)部節(jié)點(diǎn)，其可控制性較好，可觀察性較差；對于靠近原始輸出端的內(nèi)部節(jié)點(diǎn)，可觀察性較好，但可控制性較差。在電路內(nèi)部的節(jié)點(diǎn)并不是全部可測，這就要求測試技術(shù)人員采用新的技術(shù)和算法生成測試，采用具有可測試性的電路結(jié)構(gòu)及輔助結(jié)構(gòu)，提高測試的覆蓋率和測試效率。4.4.2 可測試性設(shè)計(jì)的目標(biāo)(1)無冗余邏輯：邏輯實(shí)現(xiàn)存在冗余會(huì)增加測試生成的復(fù)雜性，在當(dāng)今邏輯自動(dòng)綜合的條件下，設(shè)計(jì)人員可以較少關(guān)心這一問題。(2)增加集成電路的可控制性和可觀察性

21、：隨著集成度提高，晶體管數(shù)/引線數(shù)比例上升，這已成為提高電路可測試性的最根本措施。(3)使測試生成更容易。(4)有利于提高測試集的質(zhì)量：包括故障覆蓋率、測試集規(guī)模、實(shí)際測試時(shí)間等。(5)電路的附加部分對原來電路的性能影響應(yīng)盡可能少。可測試性設(shè)計(jì)都會(huì)增加額外測試電路，使芯片面積下降、速度下降，通常芯片面積可能會(huì)增加10% 20%。4.4.3 效益和成本的分析可測試性設(shè)計(jì)可以降低測試復(fù)雜性，從而降低測試成本，但可測試性設(shè)計(jì)本身也是需要代價(jià)的。因此，在集成電路設(shè)計(jì)的開始需要做成本和效益分析，要綜合考慮五方面的問題：測試集的質(zhì)量、設(shè)計(jì)和測試的成本、測試策略的可靠性、實(shí)現(xiàn)的靈活性(包括各種接口)、方法的

22、可重用性。成本分析需要建立數(shù)學(xué)模型。部分定量或定性參數(shù)作為確定可測試性設(shè)計(jì)原則時(shí)的依據(jù)見表1。表 1 可測試性設(shè)計(jì)分析用參數(shù)芯片復(fù)雜性芯片測試集芯片測試設(shè)計(jì)邏輯門數(shù)觸發(fā)器數(shù)三態(tài)門數(shù)存儲(chǔ)器模塊及容量IP core 數(shù)時(shí)鐘復(fù)雜性芯片產(chǎn)量DPM故障覆蓋率制造測試集規(guī)模制造測試時(shí)間測試設(shè)備頻率和測試向量存儲(chǔ)容量系統(tǒng)診斷時(shí)間芯片面積開銷芯片引腳開銷芯片性能影響可測試性設(shè)計(jì)的附加設(shè)計(jì)成本測試生成成本4.4.4 三種DFT方案的對比分析三種常用的DFT方案：掃描通路法、內(nèi)建自測試（BIST）法、邊界掃描測試（BST）法。掃描通路法：它把寄存器串聯(lián)起來，兩端分別為串聯(lián)輸入和串聯(lián)輸出管腳。平時(shí)工作，測試時(shí)通過串

23、聯(lián)輸入腳賦值，運(yùn)行后再通過串聯(lián)輸出腳把結(jié)果送出來。它避免了過多的使用測試腳，且電路非常規(guī)整，適合于工具自動(dòng)完成。但它也存在一些缺點(diǎn)：進(jìn)行掃描通路測試時(shí)，電路中所有存儲(chǔ)單元都將由正常模式切換到測試模式，作為移位寄存器使用，掃描輸入和掃描輸出允許數(shù)據(jù)讀入或讀出該移位寄存器，從而可以對正常模式下不可直接觀察的內(nèi)部節(jié)點(diǎn)進(jìn)行測試，但這種模式切換的需要使得控制結(jié)構(gòu)復(fù)雜化，加上附加的內(nèi)部互連線，使管芯面積增加；存儲(chǔ)單元中增加的控制門，使電路速度下降，雙穩(wěn)的翻轉(zhuǎn)時(shí)間可能增加1 ns2 ns；由于是串行輸入，每加一個(gè)信號或讀取一個(gè)信號均要移動(dòng)很多數(shù)據(jù)，就比測試向量直接并行加到測試輸入的情況慢了很多，延長了測試時(shí)

24、間。內(nèi)建自測試法：它自動(dòng)產(chǎn)生測試向量，甚至自動(dòng)判斷結(jié)果的正確性，簡化了外部測試設(shè)備。另外，由于內(nèi)建測試邏輯與被測試邏輯是在相同的環(huán)境下工作，所以可以在被測電路的正常工作速度下對它進(jìn)行檢測，這樣既可以提高測試速度，同時(shí)也檢查了電路的動(dòng)態(tài)特性。測試向量的自動(dòng)產(chǎn)生一般采用的算法是偽隨機(jī)測試圖形生成和特征分析技術(shù)的結(jié)合，采用這樣的算法優(yōu)點(diǎn)是壓縮了響應(yīng)序列，提高了測試效率，同時(shí)具有較高的故障覆蓋率。表 2 BIST和常規(guī)測試的比較常規(guī)測試BIST探測接入難簡單的BIST接口測試點(diǎn)選擇優(yōu)化選擇自由選擇測試設(shè)備成本很高硅片面積開銷制造工藝和技術(shù)要求極高和CUT相同測試速度為解決的難題飛速測試時(shí)滯故障可測不可

25、測測試時(shí)間代價(jià)很高低適用范圍待測的專門電路可重復(fù)使用自動(dòng)產(chǎn)生程度只有測試圖形全部與數(shù)字集成電路常規(guī)測試相比，基于BIST設(shè)計(jì)的集成電路非常有利于故障診斷、維護(hù)測試和開機(jī)測試，BIST和常規(guī)測試的比較見表2。而且， BIST特別適合于層次化測試結(jié)構(gòu)。BIST極大地提高了設(shè)計(jì)的可測性，但它的一個(gè)明顯缺點(diǎn)是芯片面積開銷較大，設(shè)計(jì)時(shí)必須慎重；由于時(shí)序邏輯自測試的故障覆蓋率相對較低，一般需要與掃描測試相結(jié)合，這進(jìn)一步增加了面積開銷。這種測試法的針對性不夠，對于精確判斷具體的故障位置比較困難，在測試復(fù)雜邏輯時(shí)很難有效，比較適用的電路是一些非常規(guī)整的電路如存儲(chǔ)器。而且，目前還沒有提出能夠測試時(shí)滯故障的BIS

26、T方法。另外，集成電路內(nèi)部嵌入的BIST測試硬件邏輯自身的測試必須有100%的保證。邊界掃描法：由于封裝技術(shù)的進(jìn)步導(dǎo)致了芯片管腳測試的困難，邊界掃描法在本質(zhì)上就是芯片管腳的掃描測試，但它定義了輸入、輸出及控制管腳，附加了一個(gè)控制狀態(tài)機(jī)、一個(gè)指令寄存器。JTAG的控制電路比普通測試方法復(fù)雜，但它保證了電路的兼容性，也使它有較大的擴(kuò)展余地。JTAG不僅能測試集成電路芯片的輸入/輸出管腳的狀態(tài)，而且能夠測試集成電路芯片內(nèi)部工作情況以及直至引線極的斷路和短路故障。對芯片管腳的測試可以提供100%的故障覆蓋率，且能實(shí)現(xiàn)高精度的故障定位。同時(shí)，JTAG大大減少了產(chǎn)品的測試時(shí)間，縮短了產(chǎn)品、的設(shè)計(jì)和開發(fā)周期

27、。4.4.5 DFT技術(shù)的應(yīng)用策略 一般地說，由于掃描通路法所用的硬件費(fèi)用較高，即因掃描通路化設(shè)計(jì)而增加的硬件成本約占到總生產(chǎn)費(fèi)用的30%左右，所以制約了該方法在檢測批量生產(chǎn)的VLSI芯片中的應(yīng)用。在測試系統(tǒng)方面，目前已有上百種產(chǎn)品投入市場。邊界掃描技術(shù)所能解決的問題除電路板測試和在系統(tǒng)編程外，還可用于樣機(jī)電路板調(diào)試、產(chǎn)品板制造、系統(tǒng)集成和現(xiàn)場服務(wù)等方面，并且已從板級擴(kuò)展到系統(tǒng)級。幾種DFT方案的主要特點(diǎn)及其應(yīng)用見表3。表 3 幾種DFT測試方案的主要性能特點(diǎn)及其應(yīng)用狀況測試方案難易度測試成本主要特點(diǎn)應(yīng)用傳統(tǒng)的DFT法復(fù)雜昂貴，約占總費(fèi)用的40%以上只需要很少的I/O引腳2000門-5000門

28、數(shù)字邏輯電路的測試掃描路徑法較復(fù)雜較昂貴，占總費(fèi)用的30%左右需要較多的I/O引腳，測試速度較慢5000門以上的時(shí)序邏輯電路的測試BIST法簡便易行有所降低，若與其他新技術(shù)結(jié)合，將使成本更低(1)檢測結(jié)構(gòu)在芯片內(nèi)部(2)以被測系統(tǒng)速度運(yùn)作(3)漏檢概率P e較小規(guī)模龐大，結(jié)構(gòu)復(fù)雜的VLSI芯片邊界掃描法較復(fù)雜有所降低,若與其他新技術(shù)結(jié)合,可使成本更底符合IEEE標(biāo)準(zhǔn),得到眾多廠商的支持,可控性和可觀測性均提高M(jìn) CM.片上系統(tǒng)、模擬混合電路、系統(tǒng)級DSP芯片和圓片規(guī)模集成電路等的測試4.5 系統(tǒng)測試隨著集成電路深亞微米制造技術(shù)和設(shè)計(jì)技術(shù)的迅速發(fā)展，將整個(gè)系統(tǒng)集成在一塊芯片上(SOC)已經(jīng)成為可

29、能。SOC通常是由來自不同廠商的各種IP核構(gòu)成，因此它的測試不可能像一般芯片那樣整體測試，而是對嵌人其中的各個(gè)IP核分別測試。由于存在知識產(chǎn)權(quán)的問題，故對SOC的測試逐漸成為其發(fā)展的瓶頸。為此，IEEE提出了嵌人式核測試標(biāo)準(zhǔn)P150，作為IP核集成者和IP核開發(fā)者之間的橋梁。對于IP核的測試，我們可以分為數(shù)字邏輯核的測試、存儲(chǔ)器核的測試、模擬棍合信號電路核的測試，以及微處理器核的測試。對于不同類型的核都有其特定的內(nèi)建自測試或邊界掃面的可測性設(shè)計(jì)方案，更有利于我們對核測試的實(shí)現(xiàn)。4.6 模擬和混合信號測試為了減小封裝和裝配成本，設(shè)計(jì)者經(jīng)常將模擬和數(shù)字器件集成在同一新芯片上，但是，它不可能像數(shù)字電

30、路那樣劃分為若干個(gè)獨(dú)立的模塊分別測試，因?yàn)槟M電路參數(shù)是連續(xù)的范圍以及缺乏好的可接受的故障模型故模擬測試比數(shù)字測試更加困難，混合信號的測試成本成為更嚴(yán)重的問題。為了滿足模擬和混合信號測試的需求，IEEE制定了模擬和數(shù)模混合信號測試總線標(biāo)準(zhǔn)IEEE ll49.4，它同IEEE ll49.1標(biāo)準(zhǔn)兼容，一方面可對數(shù)?；旌闲酒膬?nèi)部電路以及同其相連的外部元件進(jìn)行測試，另一方面也實(shí)現(xiàn)了數(shù)?；旌闲酒畣柕膶?dǎo)通測試。另外，我們也可以采用可測性設(shè)計(jì)技術(shù)來提高測試效率。當(dāng)前模擬信號測試主要是采用基于DSP的模擬測試儀施加基于DSP功能測試矢量進(jìn)行的，但也面臨著大量的測試矢量和非常長的測試時(shí)間問題，因此，基于故障

31、模型的模擬電路故障模擬和自動(dòng)測試矢量生成方法在工業(yè)上逐漸被接受。這種基于模型的模擬信號測試獲得了縮短測試矢量數(shù)的機(jī)會(huì)，可以作為傳統(tǒng)方法的補(bǔ)充。5 總結(jié)在過去的10年中，電子系統(tǒng)的設(shè)計(jì)和集成取得了快速的發(fā)展，對復(fù)雜系統(tǒng)的設(shè)計(jì)能力正在很快地超過驗(yàn)證測試能力，這需要測試工程師不斷并及時(shí)的彌補(bǔ)這種不足。現(xiàn)在VLSI技術(shù)正飛速發(fā)展，芯片時(shí)鐘頻率的提升使得全速測試更加困難，而能與被測器件工作頻率相同或更高的自動(dòng)測試設(shè)備(ATE)是相當(dāng)昂貴的，這使得ATE的更新速度總是不及被測系統(tǒng)頻率提高的速度成為半導(dǎo)體產(chǎn)業(yè)一直面臨的典型問題。芯片時(shí)鐘頻率的提升還會(huì)帶來工作在GHz頻率范圍的芯片必須進(jìn)行的電磁干擾(EMI)

32、測試。VLSI芯片上晶體管密度的增長使得測試更加復(fù)雜。芯片功率密度的增加也會(huì)對測試造成重要影響。另外，由數(shù)字、模擬、光學(xué)、化學(xué)和微機(jī)電系統(tǒng)部分構(gòu)成的整個(gè)系統(tǒng)將集成到單個(gè)芯片中，帶來了在一個(gè)芯片上測試各種混合信號的新問題。通過這次畢業(yè)論文設(shè)計(jì)，我基本掌握了超大規(guī)模集成電路的測試原理和方法，也了解到測試存在一定的困難。經(jīng)過查閱大量資料，我發(fā)現(xiàn)解決這些問題的積極辦法是可測試性設(shè)計(jì)，指在集成電路的設(shè)計(jì)階段就考慮以后測試的需要，將可測試設(shè)計(jì)作為邏輯設(shè)計(jì)的一部分加以設(shè)計(jì)和優(yōu)化，為今后能夠高效率地測試提供方便。對于目前的集成電路的測試往往需要采用多種DFT方法才能滿足要求，很難說哪種方法更好，幾乎所有的可測試設(shè)計(jì)技術(shù)都在集成電路設(shè)計(jì)中得到應(yīng)用。設(shè)計(jì)者必須根