FPGA的結(jié)構(gòu)與組成

1、1.2.1 FPGA工作原理與簡(jiǎn)介如前所述，F(xiàn)PGA1在PAL GAL EPLD CPL/可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展 的產(chǎn)物。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路 的不足，又克服了原有可編程器件門電路有限的缺點(diǎn)。由于FPGAB要被反復(fù)燒寫，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像 ASIC那樣通過 固定的與非門來完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。查找表可以很好地 滿足這一要求，目前主流FPGATB采用了基于SRAM：藝的查找表結(jié)構(gòu)，也有一些 軍品和宇航級(jí)FPG麻用Flash或者熔絲與反熔絲工藝的查找表結(jié)構(gòu)。通過燒寫 文件改變查找表內(nèi)容的方法來實(shí)現(xiàn)對(duì) FPGA勺重復(fù)配

2、置。根據(jù)數(shù)字電路的基本知識(shí)可以知道， 對(duì)于一個(gè)n輸入的邏輯運(yùn)算，不管是與或非 運(yùn)算還是異或運(yùn)算等等，最多只可能存在 2n種結(jié)果。所以如果事先將相應(yīng)的結(jié) 果存放于一個(gè)存貯單元，就相當(dāng)于實(shí)現(xiàn)了與非門電路的功能。FPGA勺原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容， 從而在相同的電路情況下實(shí)現(xiàn)了不 同的邏輯功能。查找表(Look-Up-Table)簡(jiǎn)稱為L(zhǎng)UT, LUT本質(zhì)上就是一個(gè) RAM目前FPGA 多使用4輸入的LUT,所以每一個(gè)LUT可以看成一個(gè)有4位地址線的 的RAIM當(dāng) 用戶通過原理圖或HDL語言描述了一個(gè)邏輯電路以后，PLD/FPGAff發(fā)軟件會(huì)自 動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并

3、把真值表(即結(jié)果)事先寫入RAM這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。下面給出一個(gè)4與門電路的例子來說明LUT實(shí)現(xiàn)邏輯功能的原理。例1-1 :給出一個(gè)使用LUT實(shí)現(xiàn)4輸入與門電路的真值表。表1-1 4輸入與門的真值表實(shí)際邏輯電路1UT的實(shí)現(xiàn)方式%3 *南人邏輯輸出RAM地址RAM單存儲(chǔ)的內(nèi)容0000。000000001Q0.«-“- 1111111111從中可以看到，LUT具有和邏輯電路相同的功能。實(shí)際上，LUT具有更快的執(zhí)行 速度和更大的規(guī)模。由于基于LUT的FPGAft有很高的集成度，其器件密度從數(shù)萬門到數(shù)千萬門不等， 可以

4、完成極其復(fù)雜的時(shí)序與邏輯組合邏輯電路功能， 所以適用于高速、高密度 的 高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域。其組成部分主要有可編程輸入/輸出單元、基本可 編程邏輯單元、內(nèi)嵌SRAM豐富的布線資源、底層嵌入功能單元、內(nèi)嵌專用單元 等，主要設(shè)計(jì)和生產(chǎn)廠家有 Xilinx > Altera、Lattice、Actel、Atmel 和 QuickLogic 等公司，其中最大的是 Xilinx 、Altera、Lattice 三家。如前所述，F(xiàn)PGA1由存放在片內(nèi)的RAMfB設(shè)置其工作狀態(tài)的，因此工作時(shí)需要 對(duì)片內(nèi)RAMS行編程。用戶可根據(jù)不同的配置模式，采用不同的編程方式。FPGA 有如下幾種配置模式：?

5、 并行模式：并行PROM Flash配置FPGA?主從模式：一片PROM已置多片F(xiàn)PGA? 串行模式：串行PROM已置FPGA?外設(shè)模式：將FPGA乍為微處理器的外設(shè)，由微處理器對(duì)其編程。目前，F(xiàn)PGA場(chǎng)占有率最高的兩大公司 Xilinx 和Altera生產(chǎn)的FPGA是基于 SRAME藝的，需要在使用 時(shí)外接一個(gè)片外存儲(chǔ)器以保存程序。上電時(shí)， FPGA 將外部存儲(chǔ)器中的數(shù)據(jù)讀入片內(nèi) RAM完成配置后，進(jìn)入工作狀態(tài)；掉電后FPGA 恢復(fù)為白片，內(nèi)部邏輯 消失。這樣FPGA僅能反復(fù)使用，還無需專門的 FPGA 編程器，只需通用的EPROMPRO喻程器即可。Actel、QuickLogic等公司還

6、提 供反熔絲技術(shù)的FPGA只能下載一次，具有抗輻射、耐高低溫、低功耗和速度 快等優(yōu)點(diǎn)，在軍品和航空航天領(lǐng)域中應(yīng)用較多， 但這種FPGA能重復(fù)擦寫，開 發(fā)初期比較麻煩，費(fèi)用也比較昂貴。Lattice是ISP技術(shù)的發(fā)明者，在小規(guī)模PLD 應(yīng)用上有一定的特色。早期的Xilinx產(chǎn)品一般不涉及軍品和宇 航級(jí)市場(chǎng)，但目 前已經(jīng)有Q Pro-R等多款產(chǎn)品進(jìn)入該類領(lǐng)域。1.2.2 FPGA芯片結(jié)構(gòu)目前主流的FPGA5是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能， 并且整合了常用功能（如 RAM時(shí)鐘管理和DSP的硬核（ASIC型）模塊。如 圖1-1所示（注：圖1-1只是一個(gè)示意圖，實(shí)際上每一個(gè)系列的

7、FPGATB有其相 應(yīng)的內(nèi)部結(jié)構(gòu)），F(xiàn)PGA5片主 要由6部分完成，分別為：可編程輸入輸出單元、 基本可編程邏輯單元、完整的時(shí)鐘管理、嵌入塊式RAM豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。圖1-1 FPGA芯片的內(nèi)部結(jié)構(gòu)每個(gè)模塊的功能如下：1 .可編程輸入輸出單元（IOB）可編程輸入/輸出單元簡(jiǎn)稱I/O單元，是芯片與外界電路的接口部分，完成不同 電氣特性下對(duì)輸入/輸出信號(hào)的驅(qū)動(dòng)與匹配要求，其示意結(jié)構(gòu)如圖 1-2所示。FPG咕的I/O按組分類，每組都能夠獨(dú)立地支持不同的 I/O標(biāo)準(zhǔn)。通過軟件的 靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與I/O物理特性，可以調(diào)整驅(qū)動(dòng)電流的大 小, 可以改變上、

8、下拉電阻。目前，I/O 口的頻率也越來越高，一些高端的 FPGAS 過DDRW存器技術(shù)可以支持高達(dá)2Gbps的數(shù)據(jù)速率。圖1-2典型的IOB內(nèi)部結(jié)構(gòu)示意圖外部輸入信號(hào)可以通過IOB模塊的存儲(chǔ)單元輸入到FPGA勺內(nèi)部，也可以直接輸 入FPGA內(nèi)部。當(dāng)外部/&入信號(hào)經(jīng)過IOB模塊的存儲(chǔ)單元輸入到FPGAJ部時(shí)， 其保持時(shí)間（Hold Time）的要求可以降低，通常默認(rèn)為 0。為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA勺IOB被劃分為若干個(gè)組（bank）, 每個(gè)bank的接口標(biāo)準(zhǔn)由其接口電壓 VCC定，一個(gè)bank只能有 一種VCCO 但不同bank的VCCOT以不同。只有相同電氣標(biāo)準(zhǔn)的端口才

9、能連接在一起，VCCO電壓相同是接口標(biāo)準(zhǔn)的基本條件。2 .可配置邏輯塊（CLBCLB是FPG咕的基本邏輯單元。CLB的實(shí)際數(shù)量和特性會(huì)依器件的不同而不同， 但是每個(gè)CLB都包含一個(gè)可配置開關(guān)矩陣，此矩陣由 4或6個(gè)輸入、一些 選型 電路（多路復(fù)用器等）和觸發(fā)器組成。開關(guān)矩陣是高度靈活的，可以對(duì)其進(jìn)行配置以便處理組合邏輯、移位寄存器或RAM在Xilinx公司的FPG端件中，CLB 由多個(gè)（一般為4個(gè)或2個(gè)）相同的Slice和附加邏輯構(gòu)成，如圖1-3所示。 每個(gè)CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時(shí)序邏輯，還可以配置為分布式 RAM 和分布式ROM圖1-3典型的CLB結(jié)構(gòu)示意圖Slice是Xili

10、nx公司定義的基本邏輯單位，其內(nèi)部結(jié)構(gòu)如圖1-4所示，一個(gè)Slice 由兩個(gè)4輸入的函數(shù)、進(jìn)位 邏輯、算術(shù)邏輯、存儲(chǔ)邏輯和函數(shù)復(fù)用器組成。算 術(shù)邏輯包括一個(gè)異或門（XORG和一個(gè)專用與門（MULTAND, 一個(gè)異或門可以 使一個(gè)Slice實(shí)現(xiàn)2bit全加操作，專用與門用于提高乘法器的效率；進(jìn)位邏輯 由專用進(jìn)位信號(hào)和函數(shù)復(fù)用器（MUXC組成，用于實(shí)現(xiàn)快速的算術(shù)加減法操作； 4輸入函數(shù)發(fā)生 器用于實(shí)現(xiàn)4輸入LUK分布式RAM£ 16比特移位寄存器（Virtex-5系列芯片的Slice中的兩個(gè)輸入函數(shù)為6輸入，可以實(shí)現(xiàn)6輸入LUT 或64比特移位寄存器）；進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提

11、高CLB模塊的處理速度。D1!C?FC7NCLK過也祖仔I ：l：逆澗圖1-4典型的4輸入Slice結(jié)構(gòu)示意圖3 .數(shù)字時(shí)鐘管理模塊（DCM業(yè)內(nèi)大多數(shù)FPGA勻提供數(shù)字時(shí)鐘管理（Xilinx的全部FPGA勻具有這種特性）。 Xilinx推出最先進(jìn)的FPGA!供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能 夠提供精確的時(shí)鐘綜合，且能夠降低抖動(dòng)，并實(shí)現(xiàn)過濾功能。4 . 嵌入式塊RAM（BRAM大多數(shù)FPGAfB具有內(nèi)嵌的塊RAM這大大拓展了 FPGA勺應(yīng)用范圍和靈活性。塊 RAMW被配置為單端口 RAM雙端口 RAM內(nèi)容地址存儲(chǔ)器 （CAM以及FIFO等 常用存儲(chǔ)結(jié)構(gòu)。RAM FIFO是比較普及的概

12、念，在此就不冗述。CAMff儲(chǔ)器在其內(nèi)部的每個(gè)存儲(chǔ)單元中都有一個(gè)比較邏輯，寫入 CAM中的數(shù)據(jù)會(huì)和內(nèi)部的每一 個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址， 因而在路由的地址 交換器中有廣泛的應(yīng)用。除了塊RAM還可以將FPGA中的LUT靈活地配置成RAM RO防口 FIFO等結(jié)構(gòu)。在實(shí)際應(yīng)用中，芯片內(nèi)部塊 RAM勺數(shù)量也是選擇芯片的一 個(gè)重要因素。單片塊RAM勺容量為18k比特，即位寬為18比特、深度為1024,可以根據(jù)需要 改變其位寬和深度，但要滿足兩個(gè)原則：首先，修改后的容量（位寬 深度）不 能大于18k比特；其次，位寬最大不能超過 36比特。當(dāng)然,可以將多片塊 RAM 級(jí)聯(lián)起來形

13、成更大的RAIM此時(shí)只受限于芯片內(nèi)塊RAM勺數(shù)量，而不再受上面 兩條原則約束。5 .豐富的布線資源布線資源連通FPG秋部的所有單元，而連線的長(zhǎng)度和工藝決定著信號(hào)在連線上 的驅(qū)動(dòng)能力和傳輸速度。FPGA5片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長(zhǎng)度、 寬度和分布位置的不同而劃分為4類不同的類別。第一類是全局布線資源，用于芯片內(nèi)部全局時(shí)鐘和全局復(fù)位/置位的布線；第二類是長(zhǎng)線資源，用以完成芯片 Bank間的高速信號(hào)和第二全局時(shí)鐘信號(hào)的布線；第三類是短線資源，用于完成 基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時(shí) 鐘、復(fù)位等控制信號(hào)線。在實(shí)際中設(shè)計(jì)者不需要直接選擇布線資源， 布局

14、布線器可自動(dòng)地根據(jù)輸入邏輯網(wǎng) 表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇布線資源來連通各個(gè)模塊單元。從本質(zhì)上講，布線資源的使用方法和設(shè)計(jì)的結(jié)果有密切、直接的關(guān)系。6 .底層內(nèi)嵌功能單元內(nèi)嵌功能模塊主要指 DLL (Delay Locked Loop )、PLL (Phase Locked Loop)、 DSP?口 CPUl?軟處理核(Soft Core )。現(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得 單片F(xiàn)PG峨為了系統(tǒng)級(jí)的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步 向SOCFF臺(tái)過渡。DLL和PLL具有類似的功能，可以完成時(shí)鐘高精度、低抖動(dòng)的倍頻和分頻，以及 占空比調(diào)整和移相等功能。Xilinx公司生產(chǎn)的芯片上

15、集成了 DLL, Altera公司 的芯片集成了 PLL, Lattice 公司的新型芯片上同時(shí)集成了 PLL和DLL PLL和 DLL可以通過IP核生成的工具方便地進(jìn)行管理和配置。DLL的結(jié)構(gòu)如圖1-5所示。圖1-5典型的DLL模塊示意圖7 .內(nèi)嵌專用硬核內(nèi)嵌專用硬核是相對(duì)底層嵌入的軟核而言的， 指FPGAt理能力強(qiáng)大的硬核(Hard Core),等效于ASIC電路。為了提高FPGAE能，芯片生產(chǎn)商在芯片內(nèi)部集成了 一些專用的硬核。例如：為了提高 FPGA勺乘法速度，主流的FPGA中都集成了 專用乘法器；為了適用通信總線與接口標(biāo)準(zhǔn)，很多高端的FPG曲部都集成了申并收發(fā)器(SERDES,可以達(dá)

16、到數(shù)十Gbps的收發(fā)速度。Xilinx 公司的高端產(chǎn)品不僅集成了 PowerPC系列CPU還內(nèi)嵌了 DSPCore模塊， 其相應(yīng)的系統(tǒng)級(jí)設(shè)計(jì)工具是EDKJ口 Platform Studio ,并依此提出了片上系統(tǒng)(System on Chip)的概念。通過 PowerPC Miroblaze、Picoblaze 等平臺(tái)，能 夠開發(fā)標(biāo)準(zhǔn)的DSP處理器及其相關(guān)應(yīng)用，達(dá)到 SOC勺開發(fā)目 的。1 .軟核軟核在EDA設(shè)計(jì)領(lǐng)域指的是綜合之前的寄存器傳輸級(jí)（ RTL）模型；具體在 FPGA設(shè)計(jì)中 指的是對(duì)電路的硬件語言描述，包括邏輯描述、網(wǎng)表和幫助文檔等。軟核只經(jīng)過功能仿真，需要經(jīng)過綜合以及布局布線才能使用。其優(yōu)點(diǎn)是靈活性高、可移植性強(qiáng)，允許用戶自配置； 缺點(diǎn)是對(duì)模塊的預(yù)測(cè)性較低，在后續(xù)設(shè)計(jì)中存在發(fā)生錯(cuò)誤的可能性，有一定的設(shè)計(jì)風(fēng)險(xiǎn)。軟核是IP核應(yīng)用最廣泛的形式。2 .固核固核在EDA設(shè)計(jì)領(lǐng)域指的是帶有平面規(guī)劃信息的網(wǎng)表；具體在 FPGA設(shè)計(jì)中可以看做帶有 布局規(guī)劃的軟核，通常以 RTL代碼和對(duì)應(yīng)具體工藝網(wǎng)表的混合形式提供。將RTL描述結(jié)合具體標(biāo)準(zhǔn)單元庫進(jìn)