3DIC的EDA工具之路

1、2012-037-13D#I#C#2012-07-13#2#0#12-07-13#的EDA工具之路IC垂直化能在不采用更小工藝尺度條件下，實現(xiàn)更高密度的電路。作者：Mike Demler，EDN技術編輯關鍵字：3D IC，TSV，堆疊硅互連，EDA2012-07-13#2012-07-13#2#0#12-07-13#最近 一 篇 文 章 （ 參種廣泛的I/O存儲接口，較其它方案Rhines相信，2.5D方案的時間要比很考 文 獻 1 ） 提 出 了的功率降低多達75%，因為其互連與多人的預期更長久，因為這種方案有 關 3 D I C 的 三 個I/O電路的負載電容較小。Te z z a r o

2、 n 半 導 體 公 司 專 業(yè) 從 事更多是演化，而不是革命。X i l i n x 公 司 也 在 自 己 新 的 2 . 5 D問 題 ： 什 么 是 3 DIC，它們是否實際存儲器產(chǎn)品、3D晶圓工藝以及TSV工藝，它采用一種晶圓打線技術， 在三個層面上堆疊芯片，該技術采 用類似于US Mint的銅超級觸點，用 銅鎳合金工藝制作波片。Tezzaron的 Super-8051帶堆疊存儲的微控制器比 普通8051微控制器的耗電低90%，因 為它沒有片外I/O。不過，制造商不 能在打線以前做晶圓探測，因為探 測會造成缺陷。為了緩解3D堆疊IC的挑戰(zhàn)，很 多公司都在采用一種中間方式，即2.5D，

3、用一種無源的硅中介層來連 接 各 個 片 芯 （ 圖 2 ） 。 包 括 M e n t o r G r a p h i c s 公 司 首 席 執(zhí) 行 官 Wa l d e n R h i n i e s 在 內 的 很 多 業(yè) 內 人 士 都 將2.5D方案看成是到達3D IC的一個緩 慢上升的遷移路徑（參考文獻3）。SSI（堆疊硅互連）FPGA中采用了這種方法，包括Virtex-7 XC7V2000T， 它 集 成 了 四 個 F P G A 片 芯 ， 相 當于200萬個邏輯門、46512 kbit的塊狀R A M 、 2 1 6 0 個 D S P 片 ， 以 及 3 6 個10.3

4、125 Gbps的Xilinx GTX（千兆 位 收 發(fā) 器 擴 展 ） 收 發(fā) 器 （ 圖 3 ） 。 Xilinx在一個無源硅中介層上堆疊這 些片芯，從而能夠在FPGA之間做出1萬多個互連。Xilinx公司首席技術 官Ivo Bolsens表示：“SSI較其它方 案在每瓦I/O帶寬性能上提高了兩個 以上數(shù)量級，這再次說明了2.5D與3D在功耗與性能方面的差異?！?對 于 支 持 新 3 D I C 項 目 的 E D A工具的選擇，可能會使實現(xiàn)設計的 方式產(chǎn)生差別。盡管可以采用現(xiàn)有 的2D IC工具，但如果增加一些應對3D設計挑戰(zhàn)的技術還是有好處的。 大 多 數(shù) 主 要 E D A 供 應

5、 商 都 對 3 D I C 采用一種謹慎的觀望態(tài)度，不到最 終不會給自己的2D工具增加功能。 同 時 ， 很 多 較 小 的 E D A 供 應 商 則 正 在 建 立 面 向 3 D 設 計 的 工 具 。 例 如，Tezzaron的3D PDK（工藝設計 套件）就包含了新的以及已有的工 具，能幫助將設計方法轉向3D。可行，以及它們有什么不同？這些問題的答案可能多種多樣，但半導 體業(yè)確實正在逐漸地為傳統(tǒng)二維摩 爾定律標尺增加一個垂直維度（即 堆疊）（參考文獻2）。減少IC之間互連的長度可能會 給移動系統(tǒng)應用的性能、功率和封 裝尺寸帶來一種巨大的飛躍，主要 動 力 就 是 3 D I C 。

6、 將 一 只 移 動 處 理 器芯片與獨立的存儲芯片結合到一 起，這是一種自然發(fā)展出來的3D結 構。例如，三星電子公司最近推出 了一款3D IC，該公司將一只存儲芯 片堆疊在硅片芯上，兩者間采用了（垂直的）T S V （硅通孔）金屬化 孔，在芯片的頂部和底部都建立了 連接（圖1）。TSV技術能夠實現(xiàn)一MEMORYPROCESSORPACKAGE PCB圖1，三星電子公司用TSV連接，將其新的3D IC與一只存儲器芯片堆疊起來。TSV的不足Synopsys公司實現(xiàn)平臺的產(chǎn)品營銷經(jīng)理Marco Casale-Rossi認為，3 D I C 的 E D A 工 具 開 發(fā) 必 須 起 始 于 TCA

7、D，用于建立TSV物理特性的模 型。該公司的硅工程部已經(jīng)與多家選 定的合作伙伴做了這一工作。設計人 員必須解決一個問題，即TSV會給靠 近過孔開口處的有源硅區(qū)帶來應力， 這可能干擾電路的工作。在28nm工 藝 尺 度 時 ， “ 隔 離 區(qū) ” （ k e e p - o u t10-MICRON-DIAMETER, APPROXIMATELY10-MICRON-PITCH MICROBUMPS100-MICRON-DIAMETER, APPROXIMATELY100-MICRON-PITCH FLIP-CHIP BUMPSPACKAGE BUMPSTSVsDIE 1DIE 2SILICON

8、INTERPOSERTOP-SIDE AND BACKSIDE METAL LAYERSDEVICE LAYERSYSTEM-IN-PACKAGE SUBSTRATECHIP SUBSTRATE PCB圖2，采用2.5D方案的IC使用一種倒裝芯片與TSV的組合做背面的連接，用微凸塊和硅中介層將位于一個共同基材上的多只片芯組合起來（Cadence設計系統(tǒng)公司提供）層連接多只用微凸塊的倒裝芯片。一個新出現(xiàn)的3D IC設計流將能在現(xiàn)有 流程的每個階段（從數(shù)字設計的綜合 與布局布線，到提取、物理驗證以及 時序簽核）做到TSV感知（圖4）。增加平面規(guī)劃級由 于 現(xiàn) 有 E D A 工 具 都 不 支 持

9、T S V 的自動化布局與布線，因此必 須用當前做2D IC設計的工具，手動 地增加工具。據(jù)Cadence研究員Dave Noice稱，要修改2D工具與設計數(shù)據(jù) 庫使之支持3D IC概念，會遇到很多 挑戰(zhàn)。例如，在2D設計中，第一個 金屬層（或叫metal-1）代表著一片 IC上最低的互連層，但3D IC改變了 這種布局，它增加了通過T S V 做連 接的背面金屬層。過去，設計者能夠用Cadence的 Encounter數(shù)字實現(xiàn)工具，自動地為 倒裝芯片布線，在凸塊管腳與I/O處 做45°的走線。Cadence還增強了該 功能，能支持同時在片芯的頂面和圖3，這是一個28nm Virte

10、x-7器件的截面，TSV通過一個硅中介層連接一些微凸塊（頂層的虛線）（Xilinx公司提供）。zone，即環(huán)繞一個TSV的區(qū)域，其中不能插入有源電路）可能要占據(jù)相 當于約5000只晶體管的面積。Casale- Rossi稱，如果在一只芯片上布放很 多有相應隔離區(qū)的TSV，則片芯上會 產(chǎn)生大量不可用的區(qū)域。Synopsys最 近 申 請 了 一 項 解 決要點制 造 商 們 正 在 推 出 堆 疊 片 芯的 I C ， 將 存 儲 器 置 于 C P U 頂部 ， 以 及 有 通 過 硅 中 介 層 數(shù) 萬根 連 接 的 多 只 F P G A 。MANUFACTURINGT C A D （ t

11、 e c h n o l o g y -TSV所產(chǎn)生應力的技術 專 利 。 該 技 術 已 不是TCAD軟件，而 是IP（智能產(chǎn)權）， Casale-Rossi預測它將 有助于減輕3D IC制 造中的應力（參考文 獻4）。該公司還申 請了RLC建模（電阻/電容/電感）以及3D I C 提 取 的 專 利 應 用（參考文獻5與6）。S y n o p s y s 3 D I C 物 理 實 現(xiàn) 工 具 的 開 發(fā) 基 礎 是 其 2 D 的 布 局 與 布 線 工 具 。 Synopsys正在開發(fā)一 種2.5D的設計工具， 用于通過一個硅中介c o m p u t e r - a i d e d

12、 - d e s i g n ） 工 具 使 設 計 者 能 夠 評 估 3 D I C 中 垂 直 T S V （ 硅 通 孔 ） 所 產(chǎn) 生 的 應 力 。3-D-IC DESIGN AND VERIFICATION平 面 規(guī) 劃 與 物 理 驗 證 工 具 都AND TEST給 多 個 片 芯 層 增 加 了 對 T S V 的感 知 能 力 。3 D I C 設 計 的 定 制 物 理 設 計工 具 增 加 了 處 理 更 大 設 計 數(shù) 據(jù)庫 的 能 力 。系 統(tǒng) 級 3 D 設 計 工 具 使 工 程師 能 夠 在 堆 疊 片 芯 原 型 上 對 設計 分 區(qū) 做 出 評 估 。3

13、 D I C 的 測 試 需 要 開 發(fā) 新 的B I S T （ 內 置 自 檢 ） 方 法 以 及 掃描 插 件 。圖4，Synopsys公司一個新的3D IC設計流程的視圖，其中包括為現(xiàn)有2D工具增加TSV感知能力。SYNTHESISPHYSICAL DESIGNEXTRACTONPHYSICAL VERIFICATIONSTACK SIGN-OFF TSV-AWARE TIMINGAND IR-DROP ANALYSIS TSV-AWARE STACK DRC/LVS TSV, MICROBUMP, REDISTRIBUTION-LAYER METAL EXTRACTION MULTI

14、DIE BUMP AND TSV FLOORPLANNING TSV-AWARE PLACE AND ROUTE TSV-CONNECTIVITY CHECKING WITH JTAG TEST COMPRESSIONTSV MODELING THERMOMECHANICAL STRESS ANALYSIS ELECTRICAL VARIATION圖5，Max-3D工具包含了3D設計方法的功能，因此可以為一個堆疊設計的每個晶圓級組織和管理設計數(shù)據(jù)。底面的I/O走線。在平面規(guī)劃與布局階段給一只芯片增加了T S V 以后， 下一個挑戰(zhàn)將是連接分配。布線工 具必須能夠分配連接，并優(yōu)化通過 TSV連接

15、到背面凸塊的線長。Noice 表示，有些用戶錯誤地認為布線器 可以布放T S V ，其實設計者只能用 布線器做連接。在一個堆疊片芯的 結構中，設計者的靈活性限制了平 面規(guī)劃，無論是為一只新ASIC增加 TSV，還是為采用某種3D封裝而修 改設計。對于3D IC設計，Cadence的平 面規(guī)劃工具將這一問題看作一種普通 的層次式2D設計。該工具會將每只 片芯看作一個獨立的子塊。例如，如 果用一個確定制造工藝來堆疊存儲片 芯，則片芯“所有者”可以看到用于 設計優(yōu)化的垂直連接界面，但只能編 輯自己一側的TSV堆。Magma設計自動化公司正在擴 展自己的Hydra平面規(guī)劃工具，它將一只3D芯片看成一組

16、2D塊去作物理實現(xiàn)，從而實現(xiàn)3D設計的自動化。 據(jù) M a g m a 公 司 首 席 技 術 師 P a t r i c k Groeneveld稱，將一個3D設計劃分 為2D部件會導致一系列新問題，如 設計分區(qū)、T S V 分配、跨片芯的接 口、電源與地的分布，以及相應的 IR降與溫度分析等。于 T S V 互 連 的 獨 立 文 件 （ 圖 5 ） 。處理器與存儲器設計者的工程團隊（在3D IC項目中很常見）就可以分 別做3D堆疊中自己的一部分，然后 再做最終集成。在3D IC數(shù)據(jù)庫組裝以后，必須 驗證自己的設計，方法是追蹤T S V 在整個堆疊上的連接，并做完整的 DRC（設計規(guī)則檢查

17、）與LVS（布局 與邏輯圖對照）檢查。有時必須采 用2D的物理驗證工具，但Max-3D通 過與Mentor Graphics的Calibre DRC 與 LV S 工 具 的 整 合 ， 消 除 了 這 個 過 程。Micro Magic還與Magma合作， 將Magma的Quartz LVS與DRC工具 整 合 到 M a x - 3 D 中 。 M a g m a 公 司 的 Groeneveld稱，Quartz的未來改進將 使用戶能夠直接采用多種工藝描述， 這 對 3 D I C 是 必 需 的 。 采 用 Q u a r t z LVS，一次運行就可以檢查每只2D 芯片，以及它們之間的

18、3D互連（圖6）。要在一個3D技術文件中，指定定制工具一家私有EDA公司Micro Magic的銷售與營銷經(jīng)理Mark Mangum認 為 ， 3 D I C 設 計 工 具 的 市 場 一 直 過 于狹小，無法吸引大型EDA公司的 投入。該公司過去四年來從其開發(fā) 合作伙伴獲得了3D設計專利，一直 在 做 M a x - 3 D 布 局 工 具 （ 參 考 文 獻5）。Mangum稱，普通的布局工具 無法處理用于2D設計的傳統(tǒng)方案， 即將所有獨立的數(shù)據(jù)組織成為一個 大文件。而Max-3D則能夠在每個晶 圓級上維護技術文件，并有一個用定義T S V 驗證設計所必需的規(guī)則、設計以及庫信息。G r

19、o en ev eld 稱， M a g m a 還 在 做 幾 個 其 它 的 3 D I C 項 目，如新增功能使用戶能夠使用內 置Quartz DRC與LVS檢查的Titan定 制IC布局編輯器，一次對多只片芯 做虛擬化和編輯。Micro Magic的Mangum表示， 設計者通常不愿意去轉換工具，或 改變自己的2D流程，因此，如果可 以將一個普通IC布局工具用于自己 的 3 D 設 計 ， 他 們 就 會 這 么 做 。 然 而，在某些時候，普通工具無法應 付處理所需數(shù)據(jù)庫的規(guī)模。該公司 已對多達1萬億晶體管的設計驗證了 Max-3D，設計者也已用該工具開發(fā) 了數(shù)據(jù)庫多達60GB80G

20、B的設計。 Max-3D會在數(shù)據(jù)變得非常大時，接 管3D設計工作，從而成為常見2D IC 布局工具，如Cadence的Virtuoso的 補充。Micro Magic公司提供對Si2（硅集成行動組織）OpenAccess聯(lián) 盟OpenAccess數(shù)據(jù)庫格式的全面支 持，以協(xié)助設計流程的整合與互操作，這一數(shù)據(jù)庫格式的目的是提供互操作性，包括通過一種開放標準 的數(shù)據(jù)API（應用編程接口）以及在 IC設計中支持該API的參考數(shù)據(jù)庫， 實現(xiàn)IC設計工具之間的統(tǒng)一性數(shù)據(jù) 交換。VDDBUFFER OUTPUTPIN-DIODE ARRAY PR-DIODE ARRAYGROUN3D分區(qū)的設計工具現(xiàn) 在

21、， 制 造 商 們 提 供 用 于 3 DIC早期規(guī)劃和分區(qū)的工具。例如， A t r e n t a 公 司 在 S p y G l a s s - P h y s i c a l A d v a n c e d 工 具 中 提 供 RT L （ 寄 存 器 傳 輸 級 ） 原 型 技 術 ， 用 于 3 D I C 的 早 期 規(guī) 劃 與 分 區(qū) 。 2 D 的 A t r e n t a SpyGlass工具使設計者能夠在設計周 期的前期就開始做物理實現(xiàn)的可行 性分析，此時RTL可能還未完成?？?以用它對多個平面規(guī)劃配置做虛擬 化與評估，分析實現(xiàn)的可行性，選 擇適當?shù)墓鐸 P ，創(chuàng)建物理

22、分區(qū)，以 及生成針對IP和SoC（系統(tǒng)單芯片） 實現(xiàn)的實現(xiàn)指導（圖7）。對于3 D I C ，A t r e n t a 與曾經(jīng)的Javelin Design Automation公司做了VBUFFER OUTPUTBUFFEROSCILLATORGROUND圖6，Quartz的LVS一次就可以檢查2D芯片，以及各芯片之間的3D互連。層數(shù)與順序、互連材料，以及其它物理參數(shù)。然后，對3D IC的連接做一 個TSV感知的提取。用Quartz中的調 試環(huán)境，分析任何LVS的失配問題。 Magma計劃與顧客和制造商合 作 ， 為 Q u a r t z 增 加 3 D D R C 功 能 ，圖7，在A

23、trenta的3D尋徑工具中，陣列中的每個結點都包含一個CPU核心，并有一個提供與鄰近結點互連的開關、一個片上網(wǎng)絡、存儲器，以及Level 2緩存。3D分區(qū)功能可以探索陣列中的哪個元件可以移動到其它片芯上，以及這種決定對性能的影響程度。LOCALDDCST較早的嘗試（與IMEC和高通共同完成）（參考文獻6）。Atrenta最近揭 幕了一處R&D設施，主要專注于3D 技術以及先進節(jié)能技術的開發(fā)。當IMEC與Javelin開始與高通合作3D IC工作時，首要的挑戰(zhàn)是必須能夠 在系統(tǒng)級了解一個設計。IMEC首席科 學家Pol Marchal表示：“我們必須找 到一種能跨多級對設計分區(qū)的方式，

24、 并了解TSV對整個設計的影響，這樣 我們才能做一些早期的平面規(guī)劃?！?他說，IMEC能夠很容易地將Atrenta的 SpyGlass轉而用于3D設計。A t r e n t a 公 司 研 究 員 R a v i Varadarajan說，為探索與優(yōu)化3D設 計 ， 你 需 要 一 種 能 了 解 堆 疊 片 芯 結 構 以 及 工 藝 技 術 的 工 具 。 在 設計過程開始時（Atrenta把它叫做邏輯 探 路 ） ， 必 須 要 獲 得 設 計 者 的 意圖。Atrenta將每個片芯看成一個 統(tǒng) 一 的 2 D 分 區(qū) ， 所 有 工 作 均 基 于 OpenAccess API與數(shù)據(jù)

25、庫格式。Atrenta還與IMEC在一個alpha項 目上展開合作，該項目將使設計者能 夠將平面規(guī)劃的結果送入一個熱仿 真引擎?，F(xiàn)有3D IC的熱分析商業(yè)工 具有Gradient公司的HeatWave等（參 考文獻7）。IMEC正在開發(fā)自己的工 具，從而能夠使用從測試設備獲得 的測量數(shù)據(jù)，方便地校正熱分析模 型。IMEC還開發(fā)了自己的工具，與 Atrenta的工具一起做機械應力分析， Marchal認同Synopsys關于在3D設計 早期評估應力效果的重要性。新興的Monolithic 3D公司主要工作是針對3D IC的開發(fā)工具與制造 技術。該公司正在做用于2D和3D IC 的3DSim系統(tǒng)級

26、設計規(guī)劃仿真器。它 可處理各種輸入，如晶體管參數(shù)、 互 連 材 料 、 3 D 堆 疊 層 的 數(shù) 量 ， 以 及封裝等，開發(fā)出單根導線、邏輯 門、電源分布、散熱以及時鐘分配 等模型。也可以用3DSim研究對3D IC的設計折中。Monolithic公司提供 開源Java的工具，可以在該公司網(wǎng)站 上直接運行。測試3D堆疊測試問題是3D堆疊片芯的另外一個挑戰(zhàn)。Mentor Graphics硅測試產(chǎn) 品的營銷總監(jiān)Stephen Pateras稱，該當您的應用需要天線和接收 解決方案我們可以達到 車輛的天線和遠程信息處理 汽車天線 RFID 天線 移動無線電天線 基站和回程天線 室內覆蓋，無線接入點

27、和 客戶端天線低姿態(tài) Phantom®351-366 MHz 合適為雙向公共安全通信天線PC2415NA 高增益2.4 GHz Articulated Yagi 能成為理想點至點 的橋梁和接入點HDDA5W HD Series 點至點回程天線 提供優(yōu)越性能的 碟型天線天線和接收設備無線遠程控制EMI 解決方案 熱管理無線 M2M 和遠程信息處理技術為測試模式的走線與邏輯。設計要求改變了，因為這種方案意味著一 個堆疊中的菊鏈式測試邏輯。使用 測試電梯時，可以在一個片芯上使 用多工器，傳送來自其它片芯的測 試模式。另外，你可能還需要結合 來自多個片芯的測試模式。Mentor Graphi

28、cs的Tessent工具有新的3D功 能，能夠插入測試電梯，以及可能 需要重新確定原本用于一只片芯的 測 試 序 列 的 邏 輯 ， 允 許 通 過 一 個 TSV發(fā)送各個模式做重新測試。P a t e r a s 說 ， Te s s e n t 對 待 3 D 片 芯堆疊問題的方式是類似于在單只 片 芯 中 的 2 D 層 次 式 測 試 。 層 次 式 測試可單獨地處理一個片芯中的每 個塊，然后在頂層重新排列模式的 順序。可以采用“灰盒子”測試技 術，即了解設計測試用例的內部數(shù) 據(jù)結構以及算法。這種方案可以用 于多片芯情況（而不是一只片芯中 的多個IP塊），因此現(xiàn)在一個Verilog 網(wǎng)

29、表就能覆蓋全部封裝。公司正在應對這一挑戰(zhàn)，并認為在3D IC的測試中有三大問題：確認好 片芯，在封裝堆疊中后為需重測片 芯提供通道，以及為封裝內做片芯 間互連的TSV提供通道。考慮到實 用中做晶圓級徹底測試的成本與復 雜性，單芯片封裝內的某些元件將 不可避免地無法滿足規(guī)格要求。產(chǎn) 量損失會成為產(chǎn)品工程師成本方程 的組成部分，他們必須決定ROI（投 資回報）是否足以支撐對已封裝片 芯測試的額外成本。對于3D IC，這 些挑戰(zhàn)改變了測試的經(jīng)濟性，因為 一只片芯的失效就意味著必須廢棄 那些好的片芯。Mentor Graphics公司的Tessent 硅測試平臺提供針對一只片芯中所 有部件的嵌入式BI

30、ST（內置自檢） 的工具，包括邏輯、存儲器以及混 合 信 號 與 高 速 I / O 。 采 用 B I S T 方 案 可免除對通道的擔憂，而采用一個 低速的JTAG（聯(lián)合測試工作小組） IEEE-1149.1端口。IEEE標準1149.1-1990定義了IC中用于輔助測試、維護以及已組裝 P C B （印刷電路板）的內置電路。 該電路有一個標準化接口，系統(tǒng)通 過該接口傳送指令與測試數(shù)據(jù)。它 定義了一組測試功能，包括一個邊 界掃描寄存器，這樣元件就可以響 應一個最小的指令集，輔助對已組 裝PCB的測試。采 用 B I S T 和 AT P G （ 自 動 測 試 模 式 生 成 ） ， 就

31、可 以 對 一 只 芯 片 中 的 各 個 塊 ， 同 時 做 分 層 的 實 際 測 試 。 這 種 方 案 并 不 新 鮮 ， 但 對3 D I C 是 一 個 關 鍵 ， 因 為 一 個 堆 疊 芯片內的中間片芯沒有與外部的連 接。因此，就不能連接掃描測試的 輸入與輸出。這一約束給3D設計帶 來了新的需求：必須使用所謂的測 試電梯，重新布放到T S V 的測試通 道 。 I M E C 已 向 I E E E 提 交 了 這 個 架 構 ， 作 為 11 4 9 . 1 規(guī) 范 的 一 個 擴 充 。 采用測試電梯結構，就必須在整個 片 芯 堆 疊 中 ， 包 含 將 3 D 連 接 轉

32、 換圖8，用Tessent的MBIST控制器，可以對任意數(shù)量的存儲片芯以及連接片芯的總線做全面測試。20110095367, United States PatentOfce, April 28, 2011.5. Goe ring, Richard, “Reborn Micro Magic offers EDA, IC design services,” EETimes, May 29, 2006.6. C l a r k e , P e t e r , “ Q u a l c o m m , I M E C h e l p J a v e l i n refine 3-D EDA softw

33、are,” EETimes, Feb 17, 2009.7. Demler, Mike, “Multiphysics s i m u l a t i o n e n h a n c e s e l e c t ro n i c s system design,” EDN, Dec 15, 2010, pg 34.8. “3-D ICs with TSVsDesign Challenges and Requirements,” Cad ence Design Systems, 2010.設 計 者 可 以 采 用 Te s s e n t 的 M B I S T （ 存 儲 器B I S T ）控制器，對任意數(shù)量的存儲片芯以及連接 它們的總線做完整的測試（圖8）。該公司的3D功 能能夠在一只邏輯芯片上集成MBIST電路（獨立于 DRAM片芯）。可以使用共享總線功能，支持多個 存儲片芯，并使用后硅片的可編程能力，支持設計 變更。這種方案能夠針對不同應用，在一個邏輯芯 片上支持堆疊存儲器的變動，以及當存儲器大小與 性能規(guī)格發(fā)生變化時，支持對測試要求的修改。另 外，還可以測試一個通過TSV與其它片芯邏輯相連 接的片芯。這個功能同時提供了水平2D和垂直3D的 掃描插入方法。IMEC的3D IC首席科學家Er