競(jìng)賽設(shè)計(jì)報(bào)告 E題 脈沖信號(hào)特性分析儀

1、2016年TI杯江蘇省大學(xué)生電子設(shè)計(jì)競(jìng)賽 脈沖信號(hào)參數(shù)測(cè)量?jī)x（E）參賽學(xué)校： 南京大學(xué)參賽編號(hào)： NJ100參賽隊(duì)員： 張彪、李少創(chuàng)、韋媛馨 南 京 大 學(xué)二一六年七月二十八日摘要 本作品基于對(duì)脈沖信號(hào)參數(shù)測(cè)量?jī)x的設(shè)計(jì)，以Alter公司的Cyclone FPGA為控制核心，TI公司的單片機(jī)MSP430F5529為從機(jī)，由信號(hào)前置處理模塊、雙比較器比較模塊、單片機(jī)采樣輸出與顯示模塊等組成，具有寬輸入范圍和精確度相對(duì)高的特點(diǎn)。前級(jí)用電阻分壓網(wǎng)路將信號(hào)進(jìn)行固定3倍衰減，一路信號(hào)直接供單片機(jī)采樣。得到幅值參數(shù)，另一路信號(hào)經(jīng)過(guò)由單片機(jī)控制的VCA810程控放大、OPA847固定7倍增益放大，可以在確保保

2、護(hù)VCA810和不影響脈沖信號(hào)特性的情況下將任意0.110V幅值輸入的脈沖信號(hào)統(tǒng)一調(diào)整到幅值3V，進(jìn)而可以輸給FPGA進(jìn)行下一步的處理，得到頻率、幅值和上升時(shí)間等參數(shù)。 最后用FPGA和THS3001芯片搭建標(biāo)準(zhǔn)脈沖信號(hào)發(fā)生器。同時(shí)， 系統(tǒng)具有繪制低頻波形的能力。經(jīng)測(cè)量，本系統(tǒng)全部完成了基本要求，并完成了部分發(fā)揮功能。 關(guān)鍵字：脈沖信號(hào)、AD采樣、DA控制、FPGAAbstract This work is based on the pulse signal parameters measuring instrument designed to Alter's Cyclone FPGA

3、 to control the core, TI's MSP430F5529 microcontroller as a slave by the signal pre-processing module, a dual comparator comparison module, the microcontroller sample output and display module etc., having a wide input range and accuracy relatively high. Pre-resistor voltage divider network sign

4、al attenuation fixed three times, all the way to the direct signal microcontroller for sampling. Obtained amplitude parameters, the other way through VCA810 signal amplified by the programmable microprocessor controlled, OPA847 7 fixed gain of amplification, can ensure the protection of any of the 0

5、.1 10V amplitude of the input pulse signal unity under VCA810 and without affecting the characteristics of the pulse signal to adjust the amplitude of 3V, in turn, can be lost FPGA further processing to obtain the frequency, amplitude and rise time and other parameters. Finally FPGA chip THS3001 and

6、 build a standard pulse signal generator. At the same time, the system has the ability to draw the low-frequency wave. After measuring, the system completed the basic requirements, and completed some function. Keywords:Pulse signal, AD sampling, DMA control, FPGA一、 設(shè)計(jì)方案工作原理1、 信號(hào)前級(jí)采集整形方案 分析：由于輸入信號(hào)幅值范

7、圍為0.110V，動(dòng)態(tài)范圍很大，既不能直接輸給單片機(jī)采樣，也不能直接輸給FPGA進(jìn)行特性分析，所以必須在信號(hào)前級(jí)加入采集處理裝置，將波形整形到FPGA和單片機(jī)可以處理的幅值范圍，又不能影響上升時(shí)間、占空比等參數(shù)，這是一個(gè)題目難點(diǎn)。方案一：統(tǒng)一將輸入信號(hào)衰減10倍，送入TLV3501比較器進(jìn)行波形整形，此時(shí)輸出信號(hào)幅值為T(mén)TL電平，約為3V，可以輸給單片機(jī)和FPGA。然后再經(jīng)過(guò)非門(mén)數(shù)字電路消除邊沿抖動(dòng)，最后將信號(hào)輸入FPGA進(jìn)行分析測(cè)量。方案二：將信號(hào)先衰減3倍，再經(jīng)過(guò)壓控增益放大器VCA810，最后經(jīng)過(guò)末級(jí)OPA847固定增益放大統(tǒng)一將信號(hào)整形成3V輸出。此方案雖然經(jīng)過(guò)3次放大衰減，VCA81

8、0的增益控制范圍為-40+40dB，增益計(jì)算公式為：AV/V=102(Vc+1)而且其帶寬可達(dá)35M。固定增益放大器OPA847帶寬增益積高達(dá)3.9G，輸入噪聲低至0.85nV/sqrHz,完全滿足題目的2M帶寬、低噪聲要求。方案一在原理上可行，思路簡(jiǎn)單。但是輸入信號(hào)在衰減后直接經(jīng)過(guò)比較器時(shí)候能否觸發(fā)翻轉(zhuǎn)未知，非門(mén)的延遲時(shí)間會(huì)影響信號(hào)的上升時(shí)間。方案二帶寬和增益足以滿足要求，而且不影響信號(hào)的上升時(shí)間和占空比等參數(shù)。因此選擇方案二。2、幅度測(cè)量方案方案一：先經(jīng)過(guò)峰值檢波電路，然后將檢測(cè)值采用AD芯片ADS1118進(jìn)行模數(shù)轉(zhuǎn)換，然后再輸出給單片機(jī)處理。方案二：信號(hào)分為兩路，一路進(jìn)行3倍衰減直接輸給

9、單片機(jī)，另一路先3倍衰減后再經(jīng)過(guò)10倍增益放大輸給單片機(jī)（有3.3V限幅電路，保護(hù)單片機(jī)）。使用單片機(jī)內(nèi)部集成的轉(zhuǎn)化速度為1M、精度為12位的高速AD進(jìn)行采樣，連續(xù)采樣3200次，經(jīng)過(guò)軟件識(shí)別、處理得到一個(gè)穩(wěn)定精確的幅值。方案一雖然電路簡(jiǎn)單，可是峰值檢波在10Hz到2M寬頻率范圍、10%到90%占空比可變、0.1到10V的幅值范圍內(nèi)很難精確測(cè)量到信號(hào)的幅值，后續(xù)即便使用16位高精度ADS1118，也難以彌補(bǔ)其誤差。方案二將信號(hào)分為大小兩路，大信號(hào)先衰減在采樣，小信號(hào)衰減后再放大后采樣，即便在輸入信號(hào)如此大的可變范圍內(nèi)仍可以精確地得到其幅值，而且保護(hù)單片機(jī)，因此選擇方案二。2、 頻率測(cè)量方案方案

10、一：頻率測(cè)量，示意圖如下： 方案二：周期測(cè)量法，示意圖如下：方案三：多周期同步測(cè)量法，示意圖如下:由于多周期測(cè)量法測(cè)量精度高，且與被測(cè)頻率的大小無(wú)關(guān)，實(shí)現(xiàn)了“等頻率”測(cè)量，所以本方案采取這種測(cè)量方法。4、上升時(shí)間測(cè)量方案分析：信號(hào)上升時(shí)間的計(jì)算方法定義為：因此我們的重點(diǎn)就放在檢測(cè)信號(hào)0.9倍幅值和0.1倍幅值的時(shí)間差上。方案如下：將信號(hào)經(jīng)過(guò)兩路由高速比較器TLV3501制作的比較器，觸發(fā)閾值電壓分別為0.1倍和0.9倍信號(hào)的幅值，再將觸發(fā)后產(chǎn)生的方波送入FPGA進(jìn)行相位比較，以0.1倍信號(hào)幅值觸發(fā)產(chǎn)生的信號(hào)為基準(zhǔn)，測(cè)量與0.9倍信號(hào)幅值的時(shí)間差，就可以計(jì)算出上升時(shí)間。TLV3501可以做到4.

11、5ns的超高速比較，完全滿足題目最高頻率2MHz的要求。5、占空比測(cè)量方案 方案一：采用單周期測(cè)量法，單周期測(cè)量時(shí)，計(jì)數(shù)值為2±1，計(jì)數(shù)誤差為2×10的-1次方（20%）.誤差比較大。 方案二：采用多周期測(cè)量法，多周期測(cè)量時(shí)，由于被測(cè)頻率為2MHz（N=2×10-6），則由±1字誤差引起的測(cè)量誤差將降低位1.414×10的3次方倍，使總的誤差約為0.001，達(dá)到了題目0.02的要求。 根據(jù)上述分析，本方案采用多周期測(cè)量法。6、標(biāo)準(zhǔn)脈沖信號(hào)輸出方案：方案一：使用FPGA內(nèi)部50M晶振分頻，產(chǎn)生標(biāo)準(zhǔn)占空比為10%的10MHz方波，幅值為1.98V，

12、然后經(jīng)過(guò)高速電流反饋型放大器THS3001搭載的功率放大器2.53倍增益放大至5V，可負(fù)載50阻抗。方案二：使用文氏橋振蕩器產(chǎn)生10MHz正弦波，然后經(jīng)過(guò)高速比較器TLV3501雙門(mén)限電壓遲滯比較，雙門(mén)限電平分別為0.1和0.9倍正弦波幅值，產(chǎn)生10M占空比為10%的方波，其幅值約為3V的TTL電平，最后經(jīng)過(guò)THS3001功率放大器將電平抬高至50負(fù)載5V輸出。方案一由有源晶振輸出方波直接放大，而且可以由FPGA直接控制其頻率、占空比等特性，一般的有源晶振頻率穩(wěn)定性高達(dá)10的-4次方，晶振溫漂低，方案簡(jiǎn)單可靠性高。方案二用分立元件搭載振蕩器，經(jīng)比較器輸出方波，最后經(jīng)過(guò)末級(jí)放大，其電阻熱噪聲和溫

13、飄會(huì)強(qiáng)烈干擾頻率準(zhǔn)確度，電路復(fù)雜度高，而且穩(wěn)定性低。因此我們采用第一種方案。6、系統(tǒng)總體方案本系統(tǒng)由信號(hào)前置處理整形電路、比較器比較翻轉(zhuǎn)電路、單片機(jī)AD檢測(cè)、DA輸出電路、FPGA處理電路四大部分組成。其中FPGA控制電路為核心，單片機(jī)為從機(jī)，前置整形電路為信道核心，比較器為測(cè)量信號(hào)上升時(shí)間的核心電路。單片機(jī)采用內(nèi)部集成的AD、DA芯片用來(lái)檢測(cè)幅值和輸出控制電平，整體電路采用低噪聲、寬帶寬運(yùn)放和比較器，電源處進(jìn)行合理的去耦；一點(diǎn)接地、一點(diǎn)接電源，保證了電源對(duì)信道的影響最小。級(jí)間合理進(jìn)行阻抗匹配，使得信號(hào)高度保真?zhèn)鬏敗Ｏ到y(tǒng)的整體方案框圖如下：雙路TLV3501比較器7倍opa847固定增益信號(hào)輸

14、入 固定3倍 VCA821 衰減 程控放大 FPGAopa84710倍增益 單片機(jī)AD檢測(cè)、DA輸出 輸出占空比、頻率、上升時(shí)間THS3001功放輸出標(biāo)準(zhǔn)脈沖輸出幅值圖1.1系統(tǒng)框圖2、 核心部件電路設(shè)計(jì)（電路圖見(jiàn)附件）1、 前置信道采集與整形電路信號(hào)先經(jīng)過(guò)一路衰減網(wǎng)絡(luò)衰減為1/3倍，然后經(jīng)過(guò)程控增益放大器VCA810，VCA810的增益電壓Vc由單片機(jī)輸出，信號(hào)在經(jīng)過(guò)末級(jí)opa847固定增益放大6倍，最后輸出3V峰值的信號(hào)。2、雙路比較器電路： 由信號(hào)前置采集處理電路輸出的信號(hào)經(jīng)過(guò)兩個(gè)TLV3501比較器，觸發(fā)電平分別為0.1和0.9倍輸入信號(hào)電壓幅值。兩路比較后的方波輸入FPGA后可以比較

15、相位和觸發(fā)時(shí)間關(guān)系，進(jìn)而計(jì)算出上升時(shí)間。2、 標(biāo)準(zhǔn)脈沖發(fā)生器功放電路：根據(jù)要求，需要提供一個(gè)50負(fù)載峰值為5V的標(biāo)準(zhǔn)脈沖信號(hào)。FPGA輸出的脈沖信號(hào)幅值只有3V左右，帶負(fù)載能力不強(qiáng)，所以有必要加入一級(jí)功放電路，放大幅值，增強(qiáng)驅(qū)動(dòng)能力。我們使用高速電流反饋運(yùn)放THS3001搭載功放，經(jīng)測(cè)試，能有效地將FPGA輸出的信號(hào)轉(zhuǎn)化成題目要求的標(biāo)準(zhǔn)脈沖。3、 系統(tǒng)軟件設(shè)計(jì)分析軟件系統(tǒng)以FPGA為控制核心，通過(guò)與兩路單片機(jī)通信控制，可以有效通過(guò)DA、AD控制、檢測(cè)電路。以下是程序框圖：四、 競(jìng)賽工作環(huán)境條件室溫環(huán)境：25攝氏度所使用儀器平臺(tái)：直流穩(wěn)壓電源：INSTEK GPD-3303D 萬(wàn)用表：FLUKE

16、 8808A 5位半 安捷倫500M示波器 DDS任意波形發(fā)生信號(hào)源配套加工安裝條件：鉆孔機(jī)、板材切割機(jī)5、 作品成效總結(jié)分析5.1、系統(tǒng)實(shí)測(cè)指標(biāo)： 5.1.1、幅值測(cè)量指標(biāo) 5.1.1.1:占空比50%頻率100Hz1.5KHz30kHz900kHz2MHz幅值300mV500mV900mV1.5V8V實(shí)測(cè)值301mV498mV903mV1.51V7.94V誤差值0.33%0.4%0.33%0.67%0.75% 5.1.1.2:頻率為1M占空比10%30%50%70%90%幅值300mV500mV900mV1.5V8V實(shí)測(cè)值303mV504mV908mV1.47V8.04V誤差值1%0.8%

17、0.88%0.2%0.5%綜合以上兩幅表格，可以看出在頻率、占空比可變的情況下，幅值的測(cè)量誤差都在2%以內(nèi)，滿足題目要求。5.1.2：占空比測(cè)量 5.1.2.1：頻率為1M幅值100mV500mV900mV1.4V10V占空比10%30%50%70%90%實(shí)測(cè)值9.9%29.8%49.9%69.8%89.9%誤差值1%0.97%0.2%0.29%0.11% 5.1.2.2:幅值為1V頻率100Hz1.5KHz30kHz900kHz2MHz占空比10%30%50%70%90%實(shí)測(cè)值9.9%29.9%49.8%69.9%89.9%誤差值1%0.33%0.4%0.14%0.11%綜合以上兩幅表格，可

18、以看出在頻率、幅值比可變的情況下，占空比的測(cè)量誤差都在2%以內(nèi)，滿足題目要求。5.1.3：頻率測(cè)量 5.1.3.1：占空比為50%幅值100mV500mV900mV1.4V10V頻率100Hz1.5KHz30kHz900kHz2MHz實(shí)測(cè)值99.98Hz1.49kHz29.98kHz899.97kHz1.998MHz誤差值0.02%0.07%0.07%0.003%0.1% 5.1.3.2：幅值為1V占空比10%30%50%70%90%頻率100Hz1.5KHz30kHz900kHz2MHz實(shí)測(cè)值99.99Hz1.49kHz29.99kHz899.96kHz1.999MHz誤差值0.01%0.0

19、7%0.03%0.004%0.005%綜合以上兩幅表格，可以看出在占空比、幅值比可變的情況下，頻率的測(cè)量誤差都在0.1%以內(nèi)，滿足題目要求。5.1.4：上升沿時(shí)間測(cè)量 5.1.4.1：幅值為1V 占空比10%30%50%70%90%上升沿時(shí)間50ns350ns620ns810ns999ns實(shí)測(cè)值49.8ns345ns610ns790n960ns誤差值0.4%1.4%1.6%2.4%4.0% 5.1.4.2：占空比為50幅值100mV500mV900mV1.4V10V上升沿時(shí)間50ns350ns620ns810ns999ns實(shí)測(cè)值49.6ns343ns605ns785n965ns誤差值0.8%2

20、%2.4%3.0%3.5%綜合以上兩幅表格，可以看出在占空比、幅值比可變的情況下，上升沿時(shí)間的測(cè)量誤差都在5%以內(nèi)，滿足題目要求。而且隨著上升沿時(shí)間的增加誤差也增加，明顯呈正相關(guān)的關(guān)系。5.1.2：標(biāo)準(zhǔn)矩形脈沖信號(hào)發(fā)生器的測(cè)量參數(shù)頻率脈寬幅度 上升時(shí)間要求指標(biāo)1M100ns5V不大于30ns完成指標(biāo)1M101ns5.01V15ns是否達(dá)到要求是是是是從上表看出，本方案的標(biāo)準(zhǔn)矩形脈沖信號(hào)發(fā)生器的設(shè)計(jì)和制作達(dá)到了題目的要求。5.2：成效得失對(duì)比分析和創(chuàng)新特色總結(jié)展望 本作品在頻率、幅值和占空比的測(cè)量能上表現(xiàn)得很出色，很多指標(biāo)都超過(guò)了要求指標(biāo)，但美中不足的是在上升沿時(shí)間的測(cè)量上表現(xiàn)得不盡如人意，誤差

21、的產(chǎn)生是在前置信道的處理帶來(lái)的，影響了上升沿時(shí)間。由于比賽時(shí)間有限，我們沒(méi)有盡可能的解決這個(gè)問(wèn)題，如果給充足的時(shí)間，我們會(huì)把作品完善的更好。本作品的創(chuàng)新之處在于我們使用單片機(jī)繪制了脈沖波形圖，可以清晰地而又直觀的在時(shí)域上對(duì)信號(hào)有個(gè)整體的把握。同時(shí)為了給功放供電，我們特地制作了一個(gè)直流穩(wěn)壓電源，經(jīng)測(cè)試電源的性能良好，驅(qū)動(dòng)能力強(qiáng)。6、 附件材料1、 參賽學(xué)生特長(zhǎng)：擅長(zhǎng)關(guān)于電路原理圖的繪制焊接和調(diào)試，單片機(jī)和FPGA的應(yīng)用。2、作品照片：3、電路原理圖前級(jí)信道電路：雙路THS3001比較器電路：末級(jí)功放電路： 4、參考資料：全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽教程，黃根春、周立青 德州儀器高性能模擬器件高校應(yīng)用指

22、南，德州儀器大學(xué)計(jì)劃部5、部分程序源文件module spi_Send_32Bit( /SPI向單片機(jī)傳送32位數(shù)據(jù)的模塊 clk,RST, Start_flag, End_flag, SPI_data, /待傳送的32位數(shù)據(jù) SPI_out); input clk; input RST; input Start_flag; input 31:0SPI_data; /32位的數(shù)據(jù) output End_flag; output reg 2:0SPI_out; wire start1; wire start2; wire start3; wire start4; reg start1_reg;

23、reg start2_reg; reg start3_reg; reg start4_reg; wire isDone1; wire isDone2; wire isDone3; wire isDone4; wire 2:0out1; wire 2:0out2; wire 2:0out3; wire 2:0out4; spi_Send U1( .clk(clk), .RST(RST), .Start_flag(start1), .End_flag(isDone1), .SPI_data(SPI_data31:24), .SPI_out(out1) ); spi_Send U2( .clk(cl

24、k), .RST(RST), .Start_flag(start2), .End_flag(isDone2), .SPI_data(SPI_data23:16), .SPI_out(out2) ); spi_Send U3( .clk(clk), .RST(RST), .Start_flag(start3), .End_flag(isDone3), .SPI_data(SPI_data15:8), .SPI_out(out3) ); spi_Send U4( .clk(clk), .RST(RST), .Start_flag(start4), .End_flag(isDone4), .SPI_