計(jì)算機(jī)組成原理第二版課后習(xí)題答案

1、學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考第 1 章 計(jì)算機(jī)系統(tǒng)概論1. 什么是計(jì)算機(jī)系統(tǒng)、計(jì)算機(jī)硬件和計(jì)算機(jī)軟件？硬件和軟件哪個(gè)更重要？解：計(jì)算機(jī)系統(tǒng)：由計(jì)算機(jī)硬件系統(tǒng)和軟件系統(tǒng)組成的綜合體。計(jì)算機(jī)硬件：指計(jì)算機(jī)中的電子線路和物理裝置。計(jì)算機(jī)軟件：計(jì)算機(jī)運(yùn)行所需的程序及相關(guān)資料。硬件和軟件在計(jì)算機(jī)系統(tǒng)中相互依存，缺一不可，因此同樣重要。2. 如何理解計(jì)算機(jī)的層次結(jié)構(gòu)？答：計(jì)算機(jī)硬件、 系統(tǒng)軟件和應(yīng)用軟件構(gòu)成了計(jì)算機(jī)系統(tǒng)的三個(gè)層次結(jié)構(gòu)。（1）硬件系統(tǒng)是最內(nèi)層的，它是整個(gè)計(jì)算機(jī)系統(tǒng)的基礎(chǔ)和核心。（2）系統(tǒng)軟件在硬件之外，為用戶(hù)提供一個(gè)基本操作界面。（3）應(yīng)用軟件在最外層， 為用戶(hù)提供解決具體問(wèn)題的應(yīng)用系統(tǒng)界面

2、。通常將硬件系統(tǒng)之外的其余層稱(chēng)為虛擬機(jī)。 各層次之間關(guān)系密切，上層是下層的擴(kuò)展，下層是上層的基礎(chǔ)，各層次的劃分不是絕對(duì)的。學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考3. 說(shuō)明高級(jí)語(yǔ)言、匯編語(yǔ)言和機(jī)器語(yǔ)言的差別及其聯(lián)系。答：機(jī)器語(yǔ)言是計(jì)算機(jī)硬件能夠直接識(shí)別的語(yǔ)言， 匯編語(yǔ)言是機(jī)器語(yǔ)言的符號(hào)表示，高級(jí)語(yǔ)言是面向算法的語(yǔ)言。 高級(jí)語(yǔ)言編寫(xiě)的程序（源程序）處于最高層，必須翻譯成匯編語(yǔ)言，再由匯編程序匯編成機(jī)器語(yǔ)言（目標(biāo)程序）之后才能被執(zhí)行。4. 如何理解計(jì)算機(jī)組成和計(jì)算機(jī)體系結(jié)構(gòu)？答：計(jì)算機(jī)體系結(jié)構(gòu)是指那些能夠被程序員所見(jiàn)到的計(jì)算機(jī)系統(tǒng)的屬性，如指令系統(tǒng)、數(shù)據(jù)類(lèi)型、尋址技術(shù)組成及 I/O 機(jī)理等。計(jì)算機(jī)組成

3、是指如何實(shí)現(xiàn)計(jì)算機(jī)體系結(jié)構(gòu)所體現(xiàn)的屬性， 包含對(duì)程序員透明的硬件細(xì)節(jié)，如組成計(jì)算機(jī)系統(tǒng)的各個(gè)功能部件的結(jié)構(gòu)和功能， 及相互連接方法等。5. 馮?諾依曼計(jì)算機(jī)的特點(diǎn)是什么？解：馮 ?諾依曼計(jì)算機(jī)的特點(diǎn)是：P8計(jì)算機(jī)由運(yùn)算器、控制器、存儲(chǔ)器、輸入設(shè)備、輸出設(shè)備五大部件組成；指令和數(shù)據(jù)以同同等地位存放于存儲(chǔ)器內(nèi)，并可以按地址訪問(wèn)；指令和數(shù)據(jù)均用二進(jìn)制表示；指令由操作碼、地址碼兩大部分組成，操作碼用來(lái)表示操作的學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考性質(zhì)，地址碼用來(lái)表示操作數(shù)在存儲(chǔ)器中的位置；指令在存儲(chǔ)器中順序存放，通常自動(dòng)順序取出執(zhí)行；機(jī)器以運(yùn)算器為中心（原始馮?諾依曼機(jī)。）6. 畫(huà)出計(jì)算機(jī)硬件組成框圖

4、，說(shuō)明各部件的作用及計(jì)算機(jī)系統(tǒng)的主要技術(shù)指標(biāo)。答：計(jì)算機(jī)硬件組成框圖如下：控制器運(yùn)算器存儲(chǔ)器接口接口CPU輸入設(shè)備輸出設(shè)備主機(jī)外設(shè)各部件的作用如下：控制器：整機(jī)的指揮中心，它使計(jì)算機(jī)的各個(gè)部件自動(dòng)協(xié)調(diào)工作。運(yùn)算器：對(duì)數(shù)據(jù)信息進(jìn)行處理的部件，用來(lái)進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算。存儲(chǔ)器：存放程序和數(shù)據(jù)，是計(jì)算機(jī)實(shí)現(xiàn)“存儲(chǔ)程序控制”的基礎(chǔ)。輸入設(shè)備：將人們熟悉的信息形式轉(zhuǎn)換成計(jì)算機(jī)可以接受并識(shí)別的信息形式的設(shè)備。輸出設(shè)備：將計(jì)算機(jī)處理的結(jié)果（二進(jìn)制信息）轉(zhuǎn)換成人類(lèi)或?qū)W習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考其它設(shè)備可以接收和識(shí)別的信息形式的設(shè)備。計(jì)算機(jī)系統(tǒng)的主要技術(shù)指標(biāo)有：機(jī)器字長(zhǎng)：指 CPU一次能處理的數(shù)據(jù)的位

5、數(shù)。通常與 CPU的寄存器的位數(shù)有關(guān)，字長(zhǎng)越長(zhǎng)，數(shù)的表示范圍越大，精度也越高。機(jī)器字長(zhǎng)也會(huì)影響計(jì)算機(jī)的運(yùn)算速度。數(shù)據(jù)通路寬度：數(shù)據(jù)總線一次能并行傳送的數(shù)據(jù)位數(shù)。存儲(chǔ)容量：指能存儲(chǔ)信息的最大容量，通常以字節(jié)來(lái)衡量。一般包含主存容量和輔存容量。運(yùn)算速度：通常用 MIPS（每秒百萬(wàn)條指令）、MFLOPS（每秒百萬(wàn)次浮點(diǎn)運(yùn)算） 或 CPI（執(zhí)行一條指令所需的時(shí)鐘周期數(shù)） 來(lái)衡量。 CPU 執(zhí)行時(shí)間是指 CPU對(duì)特定程序的執(zhí)行時(shí)間。主頻：機(jī)器內(nèi)部主時(shí)鐘的運(yùn)行頻率，是衡量機(jī)器速度的重要參數(shù)。吞吐量：指流入、處理和流出系統(tǒng)的信息速率。它主要取決于主存的存取周期。響應(yīng)時(shí)間：計(jì)算機(jī)系統(tǒng)對(duì)特定事件的響應(yīng)時(shí)間，如實(shí)

6、時(shí)響應(yīng)外部中斷的時(shí)間等。7. 解釋下列概念：主機(jī)、 CPU、主存、存儲(chǔ)單元、存儲(chǔ)元件、存儲(chǔ)基元、存儲(chǔ)元、存儲(chǔ)字、存儲(chǔ)字長(zhǎng)、存儲(chǔ)容量、機(jī)器字長(zhǎng)、指令字長(zhǎng)。解： P9-10主機(jī)：是計(jì)算機(jī)硬件的主體部分，由CPU和主存儲(chǔ)器 MM合成為學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考主機(jī)。CPU：中央處理器，是計(jì)算機(jī)硬件的核心部件，由運(yùn)算器和控制器組成；（早期的運(yùn)算器和控制器不在同一芯片上，現(xiàn)在的 CPU內(nèi)除含有運(yùn)算器和控制器外還集成了 CACHE）。主存：計(jì)算機(jī)中存放正在運(yùn)行的程序和數(shù)據(jù)的存儲(chǔ)器，為計(jì)算機(jī)的主要工作存儲(chǔ)器，可隨機(jī)存?。挥纱鎯?chǔ)體、各種邏輯部件及控制電路組成。存儲(chǔ)單元：可存放一個(gè)機(jī)器字并具有特定存儲(chǔ)

7、地址的存儲(chǔ)單位。存儲(chǔ)元件：存儲(chǔ)一位二進(jìn)制信息的物理元件，是存儲(chǔ)器中最小的存儲(chǔ)單位，又叫存儲(chǔ)基元或存儲(chǔ)元，不能單獨(dú)存取。存儲(chǔ)字：一個(gè)存儲(chǔ)單元所存二進(jìn)制代碼的邏輯單位。存儲(chǔ)字長(zhǎng)：一個(gè)存儲(chǔ)單元所存儲(chǔ)的二進(jìn)制代碼的總位數(shù)。存儲(chǔ)容量：存儲(chǔ)器中可存二進(jìn)制代碼的總量； （通常主、輔存容量分開(kāi)描述）。機(jī)器字長(zhǎng)：指 CPU一次能處理的二進(jìn)制數(shù)據(jù)的位數(shù)， 通常與 CPU 的寄存器位數(shù)有關(guān)。指令字長(zhǎng)：機(jī)器指令中二進(jìn)制代碼的總位數(shù)。8. 解釋下列英文縮寫(xiě)的中文含義：CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O 、MIPS、CPI、FLOPS解：全面的回答應(yīng)分英文全稱(chēng)、中文名、功能三部分。

8、學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考CPU：Central Processing Unit，中央處理機(jī)（器），是計(jì)算機(jī)硬件的核心部件，主要由運(yùn)算器和控制器組成。PC：Program Counter ，程序計(jì)數(shù)器，其功能是存放當(dāng)前欲執(zhí)行指令的地址，并可自動(dòng)計(jì)數(shù)形成下一條指令地址。IR：Instruction Register，指令寄存器，其功能是存放當(dāng)前正在執(zhí)行的指令。CU：Control Unit，控制單元（部件），為控制器的核心部件，其功能是產(chǎn)生微操作命令序列。ALU： Arithmetic Logic Unit，算術(shù)邏輯運(yùn)算單元，為運(yùn)算器的核心部件，其功能是進(jìn)行算術(shù)、邏輯運(yùn)算。ACC：Ac

9、cumulator ，累加器，是運(yùn)算器中既能存放運(yùn)算前的操作數(shù)，又能存放運(yùn)算結(jié)果的寄存器。MQ：Multiplier-Quotient Register，乘商寄存器，乘法運(yùn)算時(shí)存放乘數(shù)、除法時(shí)存放商的寄存器。X：此字母沒(méi)有專(zhuān)指的縮寫(xiě)含義，可以用作任一部件名，在此表示操作數(shù)寄存器，即運(yùn)算器中工作寄存器之一，用來(lái)存放操作數(shù)；MAR：Memory Address Register，存儲(chǔ)器地址寄存器，在主存中用來(lái)存放欲訪問(wèn)的存儲(chǔ)單元的地址。MDR：MemoryData Register ，存儲(chǔ)器數(shù)據(jù)緩沖寄存器，在主存中用來(lái)存放從某單元讀出、或要寫(xiě)入某存儲(chǔ)單元的數(shù)據(jù)。I/O ：Input/Output

10、equipment，輸入 / 輸出設(shè)備，為輸入設(shè)備和輸出設(shè)備的總稱(chēng)，用于計(jì)算機(jī)內(nèi)部和外界信息的轉(zhuǎn)換與傳送。學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考MIPS：Million Instruction Per Second，每秒執(zhí)行百萬(wàn)條指令數(shù)，為計(jì)算機(jī)運(yùn)算速度指標(biāo)的一種計(jì)量單位。9.畫(huà)出主機(jī)框圖，分別以存數(shù)指令“STA M”和加法指令“ ADD M”（ M均為主存地址）為例，在圖中按序標(biāo)出完成該指令（包括取指令階段）的信息流程（如） 。假設(shè)主存容量為 256M*32 位，在指令字長(zhǎng)、存儲(chǔ)字長(zhǎng)、機(jī)器字長(zhǎng)相等的條件下， 指出圖中各寄存器的位數(shù)。解：主機(jī)框圖如 P13 圖 1.11 所示。（ 1）STA M

11、指令： PCMAR，MARMM，MMMDR，MDRIR，OP(IR) CU，Ad(IR) MAR，ACCMDR，MAR MM，WR（ 2）ADD M指令： PCMAR，MARMM，MMMDR，MDRIR，OP(IR)CU，Ad(IR) MAR，RD，MMMDR，MDRX，ADD，ALUACC，ACCMDR，WR假設(shè)主存容量256M*32位，在指令字長(zhǎng)、存儲(chǔ)字長(zhǎng)、機(jī)器字長(zhǎng)相等的條件下， ACC、X、IR、MDR寄存器均為 32 位， PC和 MAR寄存器均為 28 位。10. 指令和數(shù)據(jù)都存于存儲(chǔ)器中，計(jì)算機(jī)如何區(qū)分它們？解：計(jì)算機(jī)區(qū)分指令和數(shù)據(jù)有以下 2 種方法：通過(guò)不同的時(shí)間段來(lái)區(qū)分指令和數(shù)

12、據(jù)，即在取指令階段（或取指微程序）取出的為指令，在執(zhí)行指令階段（或相應(yīng)微程序）取出的學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考即為數(shù)據(jù)。通過(guò)地址來(lái)源區(qū)分，由PC提供存儲(chǔ)單元地址的取出的是指令，由指令地址碼部分提供存儲(chǔ)單元地址的取出的是操作數(shù)。學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考第 2 章 計(jì)算機(jī)的發(fā)展及應(yīng)用1. 通常計(jì)算機(jī)的更新?lián)Q代以什么為依據(jù)？答： P22主要以組成計(jì)算機(jī)基本電路的元器件為依據(jù)，如電子管、晶體管、集成電路等。2. 舉例說(shuō)明專(zhuān)用計(jì)算機(jī)和通用計(jì)算機(jī)的區(qū)別。答：按照計(jì)算機(jī)的效率、速度、價(jià)格和運(yùn)行的經(jīng)濟(jì)性和實(shí)用性可以將計(jì)算機(jī)劃分為通用計(jì)算機(jī)和專(zhuān)用計(jì)算機(jī)。 通用計(jì)算機(jī)適應(yīng)性強(qiáng)， 但犧牲了效率

13、、速度和經(jīng)濟(jì)性， 而專(zhuān)用計(jì)算機(jī)是最有效、最經(jīng)濟(jì)和最快的計(jì)算機(jī)，但適應(yīng)性很差。例如個(gè)人電腦和計(jì)算器。3. 什么是摩爾定律？該定律是否永遠(yuǎn)生效？為什么？答： P23，否， P36學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考第3章系統(tǒng)總線1. 什么是總線？總線傳輸有何特點(diǎn)？為了減輕總線負(fù)載，總線上的部件應(yīng)具備什么特點(diǎn)？答： P41.總線是一種能由多個(gè)部件分時(shí)共享的公共信息傳送線路。總線傳輸?shù)奶攸c(diǎn)是：某一時(shí)刻只允許有一個(gè)部件向總線發(fā)送信息，但多個(gè)部件可以同時(shí)從總線上接收相同的信息。為了減輕總線負(fù)載， 總線上的部件應(yīng)通過(guò)三態(tài)驅(qū)動(dòng)緩沖電路與總線連通。2. 總線如何分類(lèi)？什么是系統(tǒng)總線？系統(tǒng)總線又分為幾類(lèi)，它們各有

14、何作用，是單向的，還是雙向的，它們與機(jī)器字長(zhǎng)、存儲(chǔ)字長(zhǎng)、存儲(chǔ)單元有何關(guān)系？答：按照連接部件的不同， 總線可以分為片內(nèi)總線、系統(tǒng)總線和通信總線。系統(tǒng)總線是連接 CPU、主存、 I/O 各部件之間的信息傳輸線。系統(tǒng)總線按照傳輸信息不同又分為地址線、 數(shù)據(jù)線和控制線。 地址線是單向的，其根數(shù)越多，尋址空間越大，即 CPU能訪問(wèn)的存儲(chǔ)單元的個(gè)數(shù)越多；數(shù)據(jù)線是雙向的，其根數(shù)與存儲(chǔ)字長(zhǎng)相同，是機(jī)器字長(zhǎng)的整數(shù)倍。3. 常用的總線結(jié)構(gòu)有幾種？不同的總線結(jié)構(gòu)對(duì)計(jì)算機(jī)的性能有什么學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考影響？舉例說(shuō)明。答：略。見(jiàn) P52-55。4. 為什么要設(shè)置總線判優(yōu)控制？常見(jiàn)的集中式總線控制有幾種

15、？各有何特點(diǎn)？哪種方式響應(yīng)時(shí)間最快？哪種方式對(duì)電路故障最敏感？答：總線判優(yōu)控制解決多個(gè)部件同時(shí)申請(qǐng)總線時(shí)的使用權(quán)分配問(wèn)題；常見(jiàn)的集中式總線控制有三種：鏈?zhǔn)讲樵?xún)、計(jì)數(shù)器定時(shí)查詢(xún)、獨(dú)立請(qǐng)求；特點(diǎn)：鏈?zhǔn)讲樵?xún)方式連線簡(jiǎn)單，易于擴(kuò)充，對(duì)電路故障最敏感；計(jì)數(shù)器定時(shí)查詢(xún)方式優(yōu)先級(jí)設(shè)置較靈活， 對(duì)故障不敏感， 連線及控制過(guò)程較復(fù)雜；獨(dú)立請(qǐng)求方式速度最快，但硬件器件用量大，連線多，成本較高。5. 解釋下列概念：總線寬度、總線帶寬、總線復(fù)用、總線的主設(shè)備（或主模塊）、總線的從設(shè)備（或從模塊）、總線的傳輸周期和總線的通信控制。答： P46。總線寬度：通常指數(shù)據(jù)總線的根數(shù)；總線帶寬：總線的數(shù)據(jù)傳輸率， 指單位時(shí)間內(nèi)總

16、線上傳輸數(shù)據(jù)的位數(shù)；總線復(fù)用：指同一條信號(hào)線可以分時(shí)傳輸不同的信號(hào)。總線的主設(shè)備（主模塊） ：指一次總線傳輸期間，擁有總線控制學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考權(quán)的設(shè)備（模塊）；總線的從設(shè)備（從模塊） ：指一次總線傳輸期間，配合主設(shè)備完成數(shù)據(jù)傳輸?shù)脑O(shè)備（模塊） ，它只能被動(dòng)接受主設(shè)備發(fā)來(lái)的命令；總線的傳輸周期：指總線完成一次完整而可靠的傳輸所需時(shí)間；總線的通信控制：指總線傳送過(guò)程中雙方的時(shí)間配合方式。6. 試比較同步通信和異步通信。答：同步通信：指由統(tǒng)一時(shí)鐘控制的通信， 控制方式簡(jiǎn)單， 靈活性差，當(dāng)系統(tǒng)中各部件工作速度差異較大時(shí)， 總線工作效率明顯下降。 適合于速度差別不大的場(chǎng)合。異步通信：

17、指沒(méi)有統(tǒng)一時(shí)鐘控制的通信， 部件間采用應(yīng)答方式進(jìn)行聯(lián)系，控制方式較同步復(fù)雜，靈活性高，當(dāng)系統(tǒng)中各部件工作速度差異較大時(shí)，有利于提高總線工作效率。7. 畫(huà)圖說(shuō)明異步通信中請(qǐng)求與回答有哪幾種互鎖關(guān)系？答：見(jiàn) P61-62，圖 3.86 。8. 為什么說(shuō)半同步通信同時(shí)保留了同步通信和異步通信的特點(diǎn)？答：半同步通信既能像同步通信那樣由統(tǒng)一時(shí)鐘控制， 又能像異步通信那樣允許傳輸時(shí)間不一致，因此工作效率介于兩者之間。9. 分離式通訊有何特點(diǎn)，主要用于什么系統(tǒng)？學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考答：分離式通訊的特點(diǎn)是：（1）各模塊欲占用總線使用權(quán)都必須提出申請(qǐng)；（2）在得到總線使用權(quán)后，主模塊在先定的時(shí)間

18、內(nèi)向?qū)Ψ絺魉托畔?，采用同步方式傳送，不再等待?duì)方的回答信號(hào)； （3）各模塊在準(zhǔn)備數(shù)據(jù)的過(guò)程中都不占用總線， 使總線可接受其它模塊的請(qǐng)求；（4）總線被占用時(shí)都在做有效工作， 或者通過(guò)它發(fā)送命令， 或者通過(guò)它傳送數(shù)據(jù)，不存在空閑等待時(shí)間，充分利用了總線的占用，從而實(shí)現(xiàn)了總線在多個(gè)主、從模塊間進(jìn)行信息交叉重疊并行傳送。分離式通訊主要用于大型計(jì)算機(jī)系統(tǒng)。10. 為什么要設(shè)置總線標(biāo)準(zhǔn)？你知道目前流行的總線標(biāo)準(zhǔn)有哪些？什么叫 plug and play ？哪些總線有這一特點(diǎn)？答：總線標(biāo)準(zhǔn)的設(shè)置主要解決不同廠家各類(lèi)模塊化產(chǎn)品的兼容問(wèn)題；目前流行的總線標(biāo)準(zhǔn)有： ISA、EISA、PCI 等；plug and

19、play ：即插即用， EISA、PCI 等具有此功能。11. 畫(huà)一個(gè)具有雙向傳輸功能的總線邏輯圖。答：在總線的兩端分別配置三態(tài)門(mén)， 就可以使總線具有雙向傳輸功能。學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考a0b0a1b1anbna至bb至 a12. 設(shè)數(shù)據(jù)總線上接有 A、B、C、D四個(gè)寄存器，要求選用合適的 74系列芯片，完成下列邏輯設(shè)計(jì)：（ 1） 設(shè)計(jì)一個(gè)電路，在同一時(shí)間實(shí)現(xiàn) DA、DB 和 DC 寄存器間的傳送；（ 2） 設(shè)計(jì)一個(gè)電路，實(shí)現(xiàn)下列操作：T0 時(shí)刻完成 D總線；T1 時(shí)刻完成總線 A；T2 時(shí)刻完成 A總線；T3 時(shí)刻完成總線 B。解：（1）由 T 打開(kāi)三態(tài)門(mén)將 D 寄存器中的內(nèi)容

20、送至總線bus，由 cp脈沖同時(shí)將總線上的數(shù)據(jù)打入到A 、B、C寄存器中。 T 和 cp 的時(shí)間關(guān)系如圖（ 1）所示。學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考cp脈沖ABC總線 busT三態(tài)門(mén)TcpD圖（ 1）（ 2）三態(tài)門(mén) 1 受 T0T1 控制，以確保T0 時(shí)刻 D總線，以及T1 時(shí)刻總線接收門(mén)1A。三態(tài)門(mén) 2 受 T2T3 控制，以確保 T2 時(shí)刻 A總線，以及 T3 時(shí)刻總線接收門(mén) 2B。T0、T1、T2、T3 波形圖如圖（ 2）所示。AT1接收門(mén) 1三態(tài)門(mén) 2BUS三態(tài)門(mén) 1T0+T1接收門(mén) 2CPT0T2+T3T1T2T3T3DB圖(2)13. 什么是總線的數(shù)據(jù)傳輸率，它與哪些因素有關(guān)

21、？答：總線數(shù)據(jù)傳輸率即總線帶寬， 指單位時(shí)間內(nèi)總線上傳輸數(shù)據(jù)的位數(shù)，通常用每秒傳輸信息的字節(jié)數(shù)來(lái)衡量。 它與總線寬度和總線頻率有關(guān)，總線寬度越寬，頻率越快，數(shù)據(jù)傳輸率越高。學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考14. 設(shè)總線的時(shí)鐘頻率為 8MHZ，一個(gè)總線周期等于一個(gè)時(shí)鐘周期。如果一個(gè)總線周期中并行傳送 16 位數(shù)據(jù)，試問(wèn)總線的帶寬是多少？解：由于： f=8MHz,T=1/f=1/8M 秒，一個(gè)總線周期等于一個(gè)時(shí)鐘周期所以：總線帶寬 =16/ （1/8M） = 128Mbps15. 在一個(gè) 32 位的總線系統(tǒng)中，總線的時(shí)鐘頻率為 66MHZ，假設(shè)總線最短傳輸周期為 4 個(gè)時(shí)鐘周期，試計(jì)算總線的最

22、大數(shù)據(jù)傳輸率。 若想提高數(shù)據(jù)傳輸率，可采取什么措施？解：總線傳輸周期 =4*1/66M 秒總線的最大數(shù)據(jù)傳輸率 =32/(4/66M)=528Mbps若想提高數(shù)據(jù)傳輸率，可以提高總線時(shí)鐘頻率、增大總線寬度或者減少總線傳輸周期包含的時(shí)鐘周期個(gè)數(shù)。16. 在異步串行傳送系統(tǒng)中，字符格式為： 1 個(gè)起始位、 8 個(gè)數(shù)據(jù)位、1 個(gè)校驗(yàn)位、 2 個(gè)終止位。若要求每秒傳送120 個(gè)字符，試求傳送的波特率和比特率。解：一幀包含： 1+8+1+2=12位故波特率為：（1+8+1+2）*120=1440bps比特率為： 8*120=960bps學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考存儲(chǔ)器1.解釋概念：主存、輔存、

23、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory。答：主存：主存儲(chǔ)器，用于存放正在執(zhí)行的程序和數(shù)據(jù)。CPU可以直接進(jìn)行隨機(jī)讀寫(xiě)，訪問(wèn)速度較高。輔存：輔助存儲(chǔ)器，用于存放當(dāng)前暫不執(zhí)行的程序和數(shù)據(jù)，以及一些需要永久保存的信息。Cache：高速緩沖存儲(chǔ)器，介于CPU和主存之間，用于解決CPU和主存之間速度不匹配問(wèn)題。RAM：半導(dǎo)體隨機(jī)存取存儲(chǔ)器，主要用作計(jì)算機(jī)中的主存。SRAM：靜態(tài)半導(dǎo)體隨機(jī)存取存儲(chǔ)器。DRAM：動(dòng)態(tài)半導(dǎo)體隨機(jī)存取存儲(chǔ)器。ROM：掩膜式半導(dǎo)體只讀存儲(chǔ)器。由芯片制造商在制造時(shí)寫(xiě)入內(nèi)容，以后只能讀出而不能寫(xiě)入。PR

24、OM：可編程只讀存儲(chǔ)器，由用戶(hù)根據(jù)需要確定寫(xiě)入內(nèi)容，只能寫(xiě)入一次。EPROM：紫外線擦寫(xiě)可編程只讀存儲(chǔ)器。需要修改內(nèi)容時(shí)，現(xiàn)將其全部?jī)?nèi)容擦除， 然后再編程。 擦除依靠紫外線使浮動(dòng)?xùn)艠O上的電荷泄露而實(shí)現(xiàn)。EEPROM：電擦寫(xiě)可編程只讀存儲(chǔ)器。CDROM：只讀型光盤(pán)。學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考Flash Memory ：閃速存儲(chǔ)器?；蚍Q(chēng)快擦型存儲(chǔ)器。2. 計(jì)算機(jī)中哪些部件可以用于存儲(chǔ)信息？按速度、 容量和價(jià)格 / 位排序說(shuō)明。答：計(jì)算機(jī)中寄存器、 Cache、主存、硬盤(pán)可以用于存儲(chǔ)信息。按速度由高至低排序?yàn)椋杭拇嫫鳌?Cache、主存、硬盤(pán)；按容量由小至大排序?yàn)椋杭拇嫫鳌?Cache、主

25、存、硬盤(pán)；按價(jià)格 / 位由高至低排序?yàn)椋杭拇嫫鳌?Cache、主存、硬盤(pán)。3. 存儲(chǔ)器的層次結(jié)構(gòu)主要體現(xiàn)在什么地方？為什么要分這些層次？計(jì)算機(jī)如何管理這些層次？答：存儲(chǔ)器的層次結(jié)構(gòu)主要體現(xiàn)在 Cache-主存和主存 - 輔存這兩個(gè)存儲(chǔ)層次上。Cache-主存層次在存儲(chǔ)系統(tǒng)中主要對(duì) CPU訪存起加速作用，即從整體運(yùn)行的效果分析， CPU訪存速度加快，接近于 Cache的速度，而尋址空間和位價(jià)卻接近于主存。主存 - 輔存層次在存儲(chǔ)系統(tǒng)中主要起擴(kuò)容作用，即從程序員的角度看，他所使用的存儲(chǔ)器其容量和位價(jià)接近于輔存， 而速度接近于主存。綜合上述兩個(gè)存儲(chǔ)層次的作用， 從整個(gè)存儲(chǔ)系統(tǒng)來(lái)看， 就達(dá)到了速度快、

26、容量大、位價(jià)低的優(yōu)化效果。主存與 CACHE之間的信息調(diào)度功能全部由硬件自動(dòng)完成。 而主存學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考與輔存層次的調(diào)度目前廣泛采用虛擬存儲(chǔ)技術(shù)實(shí)現(xiàn)， 即將主存與輔存的一部分通過(guò)軟硬結(jié)合的技術(shù)組成虛擬存儲(chǔ)器， 程序員可使用這個(gè)比主存實(shí)際空間（物理地址空間）大得多的虛擬地址空間（邏輯地址空間）編程，當(dāng)程序運(yùn)行時(shí)，再由軟、硬件自動(dòng)配合完成虛擬地址空間與主存實(shí)際物理空間的轉(zhuǎn)換。 因此，這兩個(gè)層次上的調(diào)度或轉(zhuǎn)換操作對(duì)于程序員來(lái)說(shuō)都是透明的。4. 說(shuō)明存取周期和存取時(shí)間的區(qū)別。解：存取周期和存取時(shí)間的主要區(qū)別是： 存取時(shí)間僅為完成一次操作的時(shí)間，而存取周期不僅包含操作時(shí)間， 還包含

27、操作后線路的恢復(fù)時(shí)間。即：存取周期 = 存取時(shí)間 + 恢復(fù)時(shí)間5.什么是存儲(chǔ)器的帶寬？若存儲(chǔ)器的數(shù)據(jù)總線寬度為32 位，存取周期為 200ns，則存儲(chǔ)器的帶寬是多少？解：存儲(chǔ)器的帶寬指單位時(shí)間內(nèi)從存儲(chǔ)器進(jìn)出信息的最大數(shù)量。存儲(chǔ)器帶寬 = 1/200ns×32 位 = 160M 位 / 秒 = 20MB/ 秒 = 5M字/ 秒注意：字長(zhǎng) 32 位，不是 16 位。（注： 1ns=10-9 s）6. 某機(jī)字長(zhǎng)為 32 位，其存儲(chǔ)容量是 64KB，按字編址它的尋址范圍是多少？若主存以字節(jié)編址， 試畫(huà)出主存字地址和字節(jié)地址的分配情學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考況。解：存儲(chǔ)容量是 64K

28、B時(shí)，按字節(jié)編址的尋址范圍就是64K，如按字編址，其尋址范圍為：64K / （32/8 ）= 16K字節(jié)地址字地址0000H0000H0001H0002H0003H0004H0001H0005H0006H0007H0008H0002H0009H主存字地址和字節(jié)地址的分配情況：如圖7. 一個(gè)容量為 16K×32 位的存儲(chǔ)器，其地址線和數(shù)據(jù)線的總和是多少？當(dāng)選用下列不同規(guī)格的存儲(chǔ)芯片時(shí)，各需要多少片？1K×4 位， 2K×8 位， 4K×4 位， 16K×1 位， 4K×8 位， 8K×8 位解：地址線和數(shù)據(jù)線的總和=14+32

29、=46根；選擇不同的芯片時(shí)，各需要的片數(shù)為：1K×4：（16K×32） /（1K×4） = 16 ×8 = 128片2K×8：（16K×32） /（2K×8） = 8×4= 32片4K×4：（16K×32） /（4K×4） = 4×8= 32片16K×1：（16K×32）/（16K×1） = 1 ×32 = 32片4K×8：（16K×32）/（4K×8） = 4 ×4 = 16片8K×8

30、：（16K×32） /（8K×8） = 2×4= 8片學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考8. 試比較靜態(tài) RAM和動(dòng)態(tài) RAM。答：略。（參看課件）9. 什么叫刷新？為什么要刷新？說(shuō)明刷新有幾種方法。解：刷新：對(duì) DRAM定期進(jìn)行的全部重寫(xiě)過(guò)程；刷新原因：因電容泄漏而引起的 DRAM所存信息的衰減需要及時(shí)補(bǔ)充，因此安排了定期刷新操作；常用的刷新方法有三種：集中式、分散式、異步式。集中式：在最大刷新間隔時(shí)間內(nèi)，集中安排一段時(shí)間進(jìn)行刷新，存在 CPU訪存死時(shí)間。分散式：在每個(gè)讀 / 寫(xiě)周期之后插入一個(gè)刷新周期， 無(wú) CPU訪存死時(shí)間。異步式：是集中式和分散式的折衷。

31、10. 半導(dǎo)體存儲(chǔ)器芯片的譯碼驅(qū)動(dòng)方式有幾種？解：半導(dǎo)體存儲(chǔ)器芯片的譯碼驅(qū)動(dòng)方式有兩種：線選法和重合法。線選法：地址譯碼信號(hào)只選中同一個(gè)字的所有位，結(jié)構(gòu)簡(jiǎn)單，費(fèi)器材；重合法：地址分行、列兩部分譯碼，行、列譯碼線的交叉點(diǎn)即為所選單元。這種方法通過(guò)行、列譯碼信號(hào)的重合來(lái)選址，也稱(chēng)矩陣譯碼?？纱蟠蠊?jié)省器材用量，是最常用的譯碼驅(qū)動(dòng)方式。學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考11. 一個(gè) 8K×8 位的動(dòng)態(tài) RAM芯片，其內(nèi)部結(jié)構(gòu)排列成256×256 形式，存取周期為 0.1 s。試問(wèn)采用集中刷新、分散刷新和異步刷新三種方式的刷新間隔各為多少？解：采用分散刷新方式刷新間隔為 :2ms，

32、其中刷新死時(shí)間為： 256× 0.1 s=25.6 s采用分散刷新方式刷新間隔為：256×（0.1 s+×0.1 s）=51.2 s采用異步刷新方式刷新間隔為:2ms12. 畫(huà)出用 1024×4 位的存儲(chǔ)芯片組成一個(gè)容量為 64K×8 位的存儲(chǔ)器邏輯框圖。要求將 64K 分成 4 個(gè)頁(yè)面，每個(gè)頁(yè)面分 16 組，指出共需多少片存儲(chǔ)芯片。解：設(shè)采用 SRAM芯片，則：總片數(shù) =（64K×8 位） /（1024×4 位） = 64 ×2 = 128 片題意分析：本題設(shè)計(jì)的存儲(chǔ)器結(jié)構(gòu)上分為總體、頁(yè)面、組三級(jí)，因此畫(huà)圖時(shí)也應(yīng)

33、分三級(jí)畫(huà)。首先應(yīng)確定各級(jí)的容量：頁(yè)面容量 = 總?cè)萘?/頁(yè)面數(shù) = 64K ×8 / 4 = 16K×8 位，4 片16K×8 字串聯(lián)成 64K×8 位組容量 =頁(yè)面容量 /組數(shù)=16K×8位/16=1K×8 位，16 片 1K×8 位字串聯(lián)成 16K×8 位組內(nèi)片數(shù) = 組容量 /片容量 =1K×8位/1K ×4 位=2片，兩片 1K×4 位芯片位并聯(lián)成1K×8 位學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考存儲(chǔ)器邏輯框圖：（略）。13. 設(shè)有一個(gè) 64K×8 位的 RA

34、M芯片，試問(wèn)該芯片共有多少個(gè)基本單元電路（簡(jiǎn)稱(chēng)存儲(chǔ)基元） ？欲設(shè)計(jì)一種具有上述同樣多存儲(chǔ)基元的芯片，要求對(duì)芯片字長(zhǎng)的選擇應(yīng)滿足地址線和數(shù)據(jù)線的總和為最小， 試確定這種芯片的地址線和數(shù)據(jù)線，并說(shuō)明有幾種解答。解：存儲(chǔ)基元總數(shù)= 64K ×8 位 = 512K 位 = 2 19 位；思路：如要滿足地址線和數(shù)據(jù)線總和最小，應(yīng)盡量把存儲(chǔ)元安排在字向，因?yàn)榈刂肺粩?shù)和字?jǐn)?shù)成2 的冪的關(guān)系，可較好地壓縮線數(shù)。設(shè)地址線根數(shù)為a，數(shù)據(jù)線根數(shù)為b，則片容量為： 2a×b = 2 19；b = 2 19-a ；若 a = 19 ，b = 1 ，總和 = 19+1 = 20 ；a = 18 ，b

35、= 2 ，總和 = 18+2 = 20；a = 17 ，b = 4 ，總和 = 17+4 = 21；a = 16 ，b = 8 ，總和 = 16+8 = 24； 由上可看出：芯片字?jǐn)?shù)越少，芯片字長(zhǎng)越長(zhǎng)，引腳數(shù)越多。芯片字?jǐn)?shù)減 1、芯片位數(shù)均按2 的冪變化。結(jié)論：如果滿足地址線和數(shù)據(jù)線的總和為最小，這種芯片的引腳分配方案有兩種：地址線= 19 根，數(shù)據(jù)線 = 1 根；或地址線 = 18根，數(shù)據(jù)線 = 2 根。學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考14. 某 8 位微型機(jī)地址碼為 18 位，若使用 4K×4 位的 RAM芯片組成模塊板結(jié)構(gòu)的存儲(chǔ)器，試問(wèn)：（ 1）該機(jī)所允許的最大主存空間是多

36、少？（ 2）若每個(gè)模塊板為 32K×8 位，共需幾個(gè)模塊板？（ 3）每個(gè)模塊板內(nèi)共有幾片 RAM芯片？（ 4）共有多少片 RAM？（ 5）CPU如何選擇各模塊板？解：（1）該機(jī)所允許的最大主存空間是：218 × 8 位 = 256K×8 位 =256KB（2）模塊板總數(shù) = 256K ×8 / 32K ×8 = 8 塊（3）板內(nèi)片數(shù) =32K×8位/4K ×4位=8 ×2=16 片（4）總片數(shù) = 16 片× 8 = 128 片（5）CPU通過(guò)最高 3 位地址譯碼輸出選擇模板，次高3 位地址譯碼輸出選擇芯

37、片。地址格式分配如下：模板號(hào)（ 3位）芯片號(hào) （ 3位）片內(nèi)地址（ 12位）15. 設(shè) CPU共有 16 根地址線，8 根數(shù)據(jù)線，并用 MREQ （低電平有效）作訪存控制信號(hào)， R / W 作讀寫(xiě)命令信號(hào) （高電平為讀， 低電平為寫(xiě)）。現(xiàn)有下列存儲(chǔ)芯片： ROM（2K× 8 位， 4K×4 位， 8K×8 位），RAM（1K× 4 位， 2K×8 位，4K×8 位），及 74138 譯碼器和其他門(mén)電路（門(mén)電路自定）。試從上述規(guī)格中選用合適芯片，畫(huà)出 CPU和存儲(chǔ)芯片的連接圖。要求：學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考（1）最小 4K

38、地址為系統(tǒng)程序區(qū)， 409616383地址范圍為用戶(hù)程序區(qū)。（2）指出選用的存儲(chǔ)芯片類(lèi)型及數(shù)量。（3）詳細(xì)畫(huà)出片選邏輯。解：（1）地址空間分配圖：系統(tǒng)程序區(qū)（ ROM共 4KB）：0000H-0FFFH用戶(hù)程序區(qū)（ RAM共 12KB）：1000H-3FFFH（2）選片： ROM：選擇 4K× 4 位芯片 2 片，位并聯(lián)RAM：選擇 4K×8 位芯片 3 片，字串聯(lián) (RAM1 地址范圍為 :1000H-1FFFH,RAM2地址范圍為 2000H-2FFFH, RAM3地址范圍為 :3000H-3FFFH)（3）各芯片二進(jìn)制地址分配如下：A1A1A1A1A1A1AAAAAA

39、AAAA5432109876543210ROM10000000000000000,20000011111111111RAM100010000000000000001111111111111RAM200100000000000000010111111111111RAM300110000000000000011111111111111學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考CPU和存儲(chǔ)器連接邏輯圖及片選邏輯如下圖(3) 所示：MREQG1Y7G2AA15G2B74138Y3A14Y2AA13BY1A12CY0A11.A0.CPUPD/PROGROM1ROM2RAM1OEOER/W.D0.D3D4.D7

40、CSR/W.RAM2.CSR/W.RAM3CS.R/W圖（ 3）16. CPU 假設(shè)同上題，現(xiàn)有 8 片 8K×8 位的 RAM芯片與 CPU相連，試回答：（1）用 74138 譯碼器畫(huà)出 CPU與存儲(chǔ)芯片的連接圖；（2）寫(xiě)出每片 RAM的地址范圍；（3）如果運(yùn)行時(shí)發(fā)現(xiàn)不論往哪片 RAM寫(xiě)入數(shù)據(jù)后， 以 A000H為起始地址的存儲(chǔ)芯片都有與其相同的數(shù)據(jù)，分析故障原因。（4）根據(jù)（ 1）的連接圖，若出現(xiàn)地址線 A13 與 CPU斷線，并搭接到高電平上，將出現(xiàn)什么后果？解：（1）CPU與存儲(chǔ)器芯片連接邏輯圖：學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考+5VG 1Y 7G 2 A.MREQ741

41、38.G 2 BY 2A15AA14BY 1Y 0A13C.A12.A0.CPUWERAM0WE RAM1. WERAM7CSCS.CSD0.D7R / W（ 2）地址空間分配圖：RAM0：0000H 1FFFHRAM1：2000H 3FFFHRAM2：4000H 5FFFHRAM3：6000H 7FFFHRAM4：8000H 9FFFHRAM5：A000H BFFFHRAM6：C000H DFFFHRAM7：E000H FFFFH（ 3）如果運(yùn)行時(shí)發(fā)現(xiàn)不論往哪片 RAM寫(xiě)入數(shù)據(jù)后，以 A000H為起始地址的存儲(chǔ)芯片 (RAM5)都有與其相同的數(shù)據(jù)， 則根本的故障原因?yàn)椋涸摯鎯?chǔ)芯片的片選輸入端

42、很可能總是處于低電平。 假設(shè)芯片與譯碼器本身都是好的，可能的情況有：1）該片的 CS 端與 WE 端錯(cuò)連或短路；2）該片的 CS 端與 CPU的 MREQ 端錯(cuò)連或短路；3）該片的 CS 端與地線錯(cuò)連或短路。學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考（ 4）如果地址線 A13 與 CPU斷線，并搭接到高電平上，將會(huì)出現(xiàn) A13 恒為“1”的情況。此時(shí)存儲(chǔ)器只能尋址 A13=1的地址空間 ( 奇數(shù)片 ) ， A13=0 的另一半地址空間（偶數(shù)片）將永遠(yuǎn)訪問(wèn)不到。若對(duì)A13=0的地址空間（偶數(shù)片）進(jìn)行訪問(wèn)，只能錯(cuò)誤地訪問(wèn)到 A13=1的對(duì)應(yīng)空間 ( 奇數(shù)片 ) 中去。17. 寫(xiě)出 1100、1101、1

43、110、1111 對(duì)應(yīng)的漢明碼。解：有效信息均為 n=4 位，假設(shè)有效信息用 b4b3b2b1表示校驗(yàn)位位數(shù) k=3 位，（2k>=n+k+1）設(shè)校驗(yàn)位分別為c1 、 c2 、 c3 ，則漢明碼共4+3=7 位，即：c1c2b4c3b3b2b1校驗(yàn)位在漢明碼中分別處于第1、2、4 位c1=b4b3b1c2=b4b2b1c3=b3b2b1當(dāng)有效信息為當(dāng)有效信息為當(dāng)有效信息為當(dāng)有效信息為1100 時(shí)， c3c2c1=110, 漢明碼為 0111100。1101 時(shí)， c3c2c1=001, 漢明碼為 1010101。1110 時(shí)， c3c2c1=000, 漢明碼為 0010110。1111 時(shí)， c3c2c1=111, 漢明碼為 1111111。18. 已知收到的漢明碼（按配偶原則配置）為1100100、1100111、1100000、1100001，檢查上述代碼是否出錯(cuò)？第幾位出錯(cuò)？學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考解：假設(shè)接收到的漢明碼為：c1c2b4c3b3b2b1糾錯(cuò)過(guò)程如下：P1=c1 b4 b3 b1P2=c2 b4 b2 b1P3=c3 b3 b2 b1如果收到的漢明碼為1100100，則 p3p2p1=011，說(shuō)明