VHDL語言完成4位十進制計數(shù)器、4位鎖存器、測頻控制器的設(shè)

1、電 子 設(shè) 計 自 動 化 實 驗 實驗名稱 綜合性實驗二、硬件描述語言的層次化設(shè)計 實驗設(shè)備 （1）EDA實驗箱(型號 ,（2）計算機,（3）EDA軟件（QuartusII）實驗?zāi)康?1、 熟悉EDA軟件（QuartusII）的硬件描述語言輸入設(shè)計方法； 2、 掌握VHDL語言的層次化設(shè)計方法和仿真分析方法； 3、 了解功能仿真、時序仿真和時序參數(shù)分析的意義。 實驗內(nèi)容 1、 用VHDL語言完成4位十進制計數(shù)器、4位鎖存器、測頻控制器的設(shè)計，包括編譯、綜合、仿真；* 2、 采用層次化設(shè)計的方法，用VHDL語言的元件例化語句寫出4位十進制頻率計的頂層文件，并分別給出其測頻功能和時序仿真分析波形

2、圖，并加以分析；* 電路結(jié)構(gòu)，待測信號F_IN接clock0；測頻控制時鐘CLK接clock2；* 4、 在2基礎(chǔ)上將其擴展為8位十進制頻率計，或帶譯碼輸出的4位十進制頻率計。實 驗 報 告 要 求 根據(jù)以上實驗內(nèi)容寫出實驗報告： 1、 簡述4位頻率計模塊的工作原理及其設(shè)計、編譯、仿真分析過程； 2、 給出模塊設(shè)計文件、仿真測試文件、仿真結(jié)果波形圖及其分析報告； 3、 簡述硬件驗證過程和驗證結(jié)果。 1、 簡述4位頻率計模塊的工作原理根據(jù)頻率的定義和頻率測量的基本原理，測定信號的頻率必須有一個脈寬為1秒的對輸入信號脈沖計數(shù)允許的信號；1秒計數(shù)結(jié)束后，計數(shù)值鎖入鎖存器的鎖存信號和為下一測頻計數(shù)周期

3、作準備的計數(shù)器清0信號。這3個信號可以由一個測頻控制信號發(fā)生器產(chǎn)生，即TESTCTL，它的設(shè)計要求是，TESTCTL的計數(shù)使能信號CNT_EN能產(chǎn)生一個1秒脈寬的周期信號，并對頻率計的每一計數(shù)器CNT10的ENA使能端進行同步控制。當(dāng)CNT_EN高電平時，允許計數(shù)；低電平時停止計數(shù)，并保持其所計的脈沖數(shù)。在停止計數(shù)期間，首先需要產(chǎn)生一個鎖存信號LOAD，在該信號上升沿時，將計數(shù)器在前1秒鐘的計數(shù)值鎖存進各鎖存器REG4B中，并由外部的7段譯碼器譯出，顯示計數(shù)值。設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存信號之后，必須有一清零信號RST_CNT對計數(shù)器進行清零，

4、為下1秒鐘的計數(shù)操作作準備。每一個計數(shù)器CNT10有4位輸出（00001001分別表示十進制中的09），因此需要用四片CNT10。四片CNT10應(yīng)串接起來，當(dāng)前一片CNT10產(chǎn)生進位信號后，由CARRY_OUT輸出跳變高電平，引入下一片CNT10（也即輸入時鐘信號CLK）。四位十進制計數(shù)器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO

5、 0; COUT : OUT STD_LOGIC ; END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK, RST, ENVARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0; BEGINIF RST = '1' THEN CQI := (OTHERS =>'0' ; -計數(shù)器異步復(fù)位 ELSIF CLK'EVENT AND CLK='1' THEN -檢測時鐘上升沿IF EN = '1' THEN -檢測是否允許計數(shù)（同步

6、使能）IF CQI < 9 THEN CQI := CQI + 1; -允許計數(shù), 檢測是否小于9 ELSE CQI := (OTHERS =>'0' -大于9，計數(shù)值清零 END IF;END IF;END IF; IF CQI = 9 THEN COUT <= '1' -計數(shù)大于9，輸出進位信號ELSE COUT <= '0'END IF;CQ <= CQI; -將計數(shù)值向端口輸出END PROCESS;END behav;四位寄存器LIBRARY IEEE; -4位鎖存器 USE IEEE.STD_LOGIC_

7、1164.ALL; ENTITY REG4B IS PORT ( LK : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0; DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0 ; END REG4B; ARCHITECTURE behav OF REG4B IS BEGIN PROCESS(LK, DIN BEGIN IF LK'EVENT AND LK = '1' THEN DOUT <= DIN; END IF; END PROCESS; END behav;測頻器LIBRARY

8、 IEEE; -測頻控制電路 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FTCTRL IS PORT (CLKK : IN STD_LOGIC; - 1Hz CNT_EN : OUT STD_LOGIC; - 計數(shù)器時鐘使能 RST_CNT : OUT STD_LOGIC; - 計數(shù)器清零 Load : OUT STD_LOGIC ; - 輸出鎖存信號 END FTCTRL; ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK : STD_LOGIC; BE

9、GIN PROCESS( CLKK BEGIN IF CLKK'EVENT AND CLKK = '1' THEN - 1Hz時鐘2分頻 Div2CLK <= NOT Div2CLK; END IF; END PROCESS; PROCESS (CLKK, Div2CLK BEGIN IF CLKK='0' AND Div2CLK='0' THEN RST_CNT<='1'- 產(chǎn)生計數(shù)器清零信號 ELSE RST_CNT <= '0' END IF; END PROCESS; Load <= NOT Div2CLK; CNT_EN <= Div2CLK; END behav;實驗記錄： 1、 仿真分析（目標(biāo)芯片型號 ，待測信號頻率FIN=132*CLK,XX為末兩位學(xué)號） 測頻控制器工作時序波形：4位頻率計工作時序波形：（功能仿真分析）4位頻率計工作時序波形：（時序仿真分析） 編譯結(jié)果8位頻率計8位頻率計工作時序波形：（功能仿真分析）8位頻