Verilog期末復(fù)習(xí)題

1、Verilog 復(fù)習(xí)題一、填空題1.用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成ASIC的設(shè)計(jì)與實(shí)現(xiàn)。2.可編程器件分為CPLD和FPGA3. 隨著EDA技術(shù)的不斷完善與成自頂向下的設(shè)計(jì)方法更多的被應(yīng)用于Verilog HDL設(shè)計(jì)當(dāng)中。4.目前國(guó)際上較大的 PLD器件制造公司有 ALtera和Xilinx 公司。 時(shí)序電路。5. 完整的條件語(yǔ)句將產(chǎn)生 組合電路，不完整的條件語(yǔ)句將產(chǎn)生6.6. 有限狀態(tài)機(jī)分為 Moore和Mealy兩種類(lèi)型。7. EDA縮寫(xiě)的含義為 電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）9.阻塞性賦值符號(hào)為，非阻塞性賦值符號(hào)為<=o狀態(tài)

2、機(jī)常用狀態(tài)編碼有二進(jìn)制、格雷碼和獨(dú)熱碼。10. Verilog HDL中任務(wù)可以調(diào)用其他任務(wù)和函數(shù)。11 .系統(tǒng)函數(shù)和任務(wù)函數(shù)的首字符標(biāo)編譯指令首字符標(biāo)志為# 。12. 可編程邏輯器件的優(yōu)化過(guò)程主要是對(duì)速度和資源 的處理過(guò)程。13、 大型數(shù)字邏輯電路設(shè)計(jì)采用的IP核有軟IP、固IP和硬IP。二、選擇題1、已知 “a =1b' 1;b=3b'001; ”那么a,b = ( C(A)4b'0011(B)3b'001(C)4b'1001D(D)2、在verilog 中，下列語(yǔ)句哪個(gè)不是分支語(yǔ)句？（A） if-else3、Verilog 自上而下的設(shè)計(jì)方法（(B

3、) case (C) casezHDL語(yǔ)言進(jìn)行電路設(shè)計(jì)方法有哪幾種Top-Dow n)Bottom-Up )(D)rep eat(8分)3b'101)4、在 verilog語(yǔ)言屮，a=4b'1011 ,那么&a= ( D)(A)4b'1011(B)4b'1111(C)1b'1(D)1b'05、在 verilog語(yǔ)言中整型數(shù)據(jù)與（C）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的(A)8(B)16(C)32(D)64CP LD兩類(lèi)，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正o 自下而上的設(shè)計(jì)方法（綜合設(shè)計(jì)的方法6、大規(guī)?？删幊唐骷饕蠪PGA確的是A.B

4、.C.D.在7._C oFPGA全稱(chēng)為復(fù)雜可編程邏輯器件；FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件； 基于SRAM的 FPGA器件，在每次上電后必須進(jìn)行一次配置；Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化）B，以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化 流水線設(shè)計(jì) 資源共享 邏輯優(yōu)化 串行化 寄存器配平關(guān)鍵路徑法A.B.8、下列標(biāo)識(shí)符中，AC.D.是不合法的標(biāo)識(shí)符。C.Not_Ack_0_D_C.元件例化語(yǔ)句A. 9moonB. StateO下列語(yǔ)句中，不屬于并行語(yǔ)句的是：A.過(guò)程語(yǔ)句B. assi

5、gn語(yǔ)句10、P,Q,R都是4bit的輸入矢量，下面哪一種表達(dá)形式是正確的D.sig nailD. case語(yǔ)句5)9、12. 基于 合 7 _ 是 B 功能仿真A.適配7編程下載7硬件測(cè)試。正確的分配管腳D .三、EDA名詞解釋(10分)ASICFPGACPLDEDA會(huì)IP 系統(tǒng)可編程專(zhuān)用集成電路現(xiàn)場(chǎng)可編程門(mén)陣列 復(fù)雜可編程邏輯器件 電子設(shè)計(jì)自動(dòng)化知識(shí)產(chǎn)權(quán)核RTLSOPCLPMIEEEISP寄存器傳輸級(jí) 可編程片上系統(tǒng) 參數(shù)可定制宏模塊庫(kù) 電子電氣工程師協(xié)在線1) input P3:0，Q，R;2) input P，Q，R3:0;3) input P3:0，Q3:0，R3:0;4) inpu

6、t 3:0 P，3:0Q，0:3R;5) input 3:0 P，Q，R;11、請(qǐng)根據(jù)以下兩條語(yǔ)句的執(zhí)行，最后變量A中的值是_。reg 7:0 A;A=2'hFF; 8'b1111_1111 8'b11111111 8'b0000_0011 8'h03EDA 軟件的 FPGA / CPLD 設(shè)計(jì)流程為：原理圖 /HDL 文本輸入 7 綜。時(shí)序仿真 邏輯綜合 配置B .C.三、簡(jiǎn)答題而是在塊結(jié)束時(shí)才完成；塊內(nèi)的多條賦值blocking) 賦值方式 ( b = a) ： b 的1 、簡(jiǎn)要說(shuō)明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別 非阻塞( non-blocking

7、) 賦值方式 ( b<= a) ： b的值被賦成新值a的操作，并不是立刻完成的，語(yǔ)句在塊結(jié)束時(shí)同時(shí)賦值；硬件有對(duì)應(yīng)的電路。阻塞( 值立刻被賦成新值 a;完成該賦值語(yǔ)句后才能執(zhí)行下一句的操作；硬件沒(méi)有對(duì)應(yīng)的電路，因 而綜合結(jié)果未知。阻塞賦值是在該語(yǔ)句結(jié)束是立即完成賦值操作； 非阻塞賦值是在整個(gè)過(guò)程塊結(jié)束是才完成賦 值操作。2、簡(jiǎn)述有限狀態(tài)機(jī) FSM分為哪兩類(lèi)？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三 種？根據(jù)內(nèi)部結(jié)構(gòu)不同可分為摩爾型狀態(tài)機(jī)和米里型狀態(tài)機(jī)兩種。摩爾型狀態(tài)機(jī)的輸出只由當(dāng)前狀態(tài)決定，而次態(tài)由輸入和現(xiàn)態(tài)共同決定；米里型狀態(tài)機(jī)的輸出由輸入和現(xiàn)態(tài)共同決定， 而次態(tài)也由輸入和現(xiàn)態(tài)決定

8、。狀態(tài)編碼主要有三種：連續(xù)二進(jìn)制編碼、格雷碼和獨(dú)熱碼。3、簡(jiǎn)述基于數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些步驟 ? 包括五個(gè)步驟：進(jìn)行、設(shè)計(jì)輸入：將設(shè)計(jì)的結(jié)構(gòu)和功能通過(guò)原理圖或硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)或編程， 語(yǔ)法或邏輯檢查，通過(guò)表示輸入完成，否則反復(fù)檢查直到無(wú)任何錯(cuò)誤。、邏輯綜合：將較高層的設(shè)計(jì)描述自動(dòng)轉(zhuǎn)化為較低層次描述的過(guò)程，包括行為綜合， 邏輯綜合和版圖綜合或結(jié)構(gòu)綜合，最后生成電路邏輯網(wǎng)表的過(guò)程。、布局布線：將綜合生成的電路網(wǎng)表映射到具體的目標(biāo)器件中，并產(chǎn)生最終可下載文 件的過(guò)程。、仿真：就是按照邏輯功能的算法和仿真庫(kù)對(duì)設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)并排除錯(cuò)誤 的過(guò)程，包括功能仿真和時(shí)序仿真。PLD器件的過(guò)程，根

9、據(jù)不同器件實(shí)現(xiàn)編、編程配置：將適配后生成的編程文件裝入到程或配置。4、簡(jiǎn)述Verilog HDL編程語(yǔ)言中函數(shù)與任務(wù)運(yùn)用有什么特點(diǎn)？函數(shù)和任務(wù)都能獨(dú)立完成相應(yīng)電路功能，通過(guò)在同一模塊中的調(diào)用實(shí)現(xiàn)相應(yīng)邏輯電路 功能。但它們又有以下不同：、函數(shù)中不能包含時(shí)序控制語(yǔ)句，對(duì)函數(shù)的調(diào)用，必須在同一仿真時(shí)刻返回。而任 務(wù)可以包含時(shí)序控制語(yǔ)句，任務(wù)的返回時(shí)間和調(diào)用時(shí)間可以不同。、在函數(shù)中不能調(diào)用任務(wù)，而任務(wù)中可以調(diào)用其它任務(wù)和函數(shù)。但在函數(shù)中可以調(diào) 用其它函數(shù)或函數(shù)自身。、函數(shù)必須包含至少一個(gè)端口，且在函數(shù)中只能定義input端口。任務(wù)可以包含 0個(gè)或任何多個(gè)端口，且可以定義inp ut、out put和i

10、n out端口。、函數(shù)必須返回一個(gè)值，而任務(wù)不能返回值，只能通過(guò)out put或in out端口來(lái)傳遞執(zhí)行結(jié)果。5、簡(jiǎn)述FPGAW CPLD兩種器件應(yīng)用特點(diǎn)。CPLD與 FPGA都是通用可編程邏輯器件，均可在EDA仿真平臺(tái)上進(jìn)行數(shù)字邏輯電路設(shè)計(jì)，它們不同體現(xiàn)在以下幾方面：FPGA集成度和復(fù)雜度高于 CPLD所以FPGA可實(shí)現(xiàn)復(fù)雜邏輯電路設(shè)計(jì)，而CPLD適合簡(jiǎn)單和低成本的邏輯電路設(shè)計(jì)。CP LD內(nèi)、FPGA工藝多為SRAM flash等工藝，掉電后內(nèi)信息消失，所以該類(lèi)型需外配存儲(chǔ) 而CPLD工藝多為EEPRO等工藝，掉電后信息不消失，所以不用外配存儲(chǔ)器。、FPGA相對(duì)CPLD成本高，但都可以在內(nèi)

11、都鑲嵌硬核和軟核，實(shí)現(xiàn)片上系統(tǒng)功能。 簡(jiǎn)述有限狀態(tài)機(jī) FSM分為哪兩類(lèi)？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三FSM器,、FPGA內(nèi)主要由LUT和寄存器組成，傾向?qū)崿F(xiàn)復(fù)雜時(shí)序邏輯電路設(shè)計(jì)，而 主要由乘積項(xiàng)邏輯組成，傾向?qū)崿F(xiàn)組合邏輯電路設(shè)計(jì)。2、種？的三段式描述風(fēng)格中，三段分別描述什么？（本題 6分）Bi nary ,101信答：Mearly型，Moore型；前者與輸入與當(dāng)前狀態(tài)有關(guān)，而后者只和當(dāng)前狀態(tài)有關(guān);Gray，One-Hot編碼；分別為狀態(tài)保存，狀態(tài)切換，輸出；四、計(jì)算題1、利用有限狀態(tài)機(jī)，以格雷碼編譯方式設(shè)計(jì)一個(gè)從輸出信號(hào)序列中檢測(cè)出Dinelk Qour號(hào)的電路圖，其方塊圖、狀

12、態(tài)圖和狀態(tài)表如圖表示。目前狀態(tài)CS下一狀態(tài)NS和輸岀QoutDin=0Di n=1S0=00SO, OS1,0S1=01S2, 0S1,0S2=11S0, 0S1, 1resetmodule melay(clk,Din,reset,Qout);input clk,reset;input Din; output Qout; reg Qout;parameter1:0 S0=2'b00,S1=2'b01,S2=2'b11; reg1:0 CS;reg1:0 NS;always (posedge clk or posedge reset) beginif(reset=1

13、9;b01)CS=S0;else CS=NS;end always (CS or Din) begin case(CS)S0:beign if(Din=1'b0) begin NS=S0; Qout=1'b0; end else beginNS=S1; Qout=1'b0; end endS1:begin if(Din=1'b0) begin NS=S2; Qout=1'b0; end else begin NS=S1; Qout=1'b0; end endS2:beignif(Di n=1'b0) beg in NS=S0;Qout=1

14、'b0; endelsebegin NS=S1; Qout=1'b0;endendendcase enden dmodule4、下面是通過(guò)case語(yǔ)句實(shí)現(xiàn)四選一電路部分程序，將橫線上的語(yǔ)句補(bǔ)上，使程序形成完整功能。module inux4 to 1 lout, ih, ill id, % IL s(h；Olltiput out;input i虬 ill, i2, i3;input sU s(J;rvg out;case '( or s(l or iD or il or i2 or ill)/Switch on co meat coat ion of control si

15、gnalsderult: $displiiy(''Thvui(l control signals'');cndcu5cndmndulecase(s1,s0)2' bOO:out=iO;2' b01:out=i1;2' b10:out=i2;2' b11:out=i3;4、根據(jù)圖3給定的兩個(gè)2位全加器信號(hào)關(guān)系及實(shí)現(xiàn)的4位全加器功能部分程序，在下列部分程序中的橫線上填入必要語(yǔ)句，實(shí)現(xiàn)4位全加器的完整功能。a(3.2) _ aisumc0bi2位加法器coutcisum4(3.2)廠cout4aI1.0)aib(1bisumsum4(1

16、.0ci2位加法器cout/底層4位全加器程序module add2(ai,bi,ci,sum,cout); inpu t 1:0ai,bi;i nput ci;out put 1:0sum; reg 1:0sum: out put cout;reg cout;always (ai,bi,ci) cout,sum=ai+bi+ci;en dmodule頂層8位全加器程序module fadd4(a,b,c,sum4,cout4);inpu t 3:0a,b;i nput c;out pu t 3:0 sum4out put cout4;wire c0;add4 U1( a1:0,b1:0,c,

17、c0,sum41:0):add4 U2( a3:0,b3:0,c0,cou nt4,sum43:0): en dmodule5、根據(jù)下列給定的仿真輸入輸出波形圖2，出對(duì)應(yīng)的Verilog HDL 描述程序（圖中 clk,clr 為輸入，q,c為輸出）。 4進(jìn)制加法計(jì)數(shù)器說(shuō)明完成此功能的電路是什么功能電路？并寫(xiě)rlkdr_jn_LJTLuHLurrLLrL_pLurrLurTLJrLuttjhwhE r 門(mén)！ i ： ： i ; ；'' ' ' '' _' I I I I I I I I I I a I I I兀工cLbtfetnbfI.!

18、i!： ；,. ： i ； i !；,I I I IIIII III Imodule coun ter(clk,clr,q,c)input clk,clr;out put ret1:0 q;out put c;always (po sedge clk or n egedge clr)beginif(clr) q<=2' h0;elsebeginif(2 ' h3=q) q<=2 ' h0;else q<=q+2 ' h1;endendassign c=(2' h3=q)en dmodule6、采用結(jié)構(gòu)描述方法設(shè)計(jì)一個(gè)二進(jìn)制數(shù)字半加器，輸

19、入數(shù)據(jù) 進(jìn)位輸出到co,給出詳細(xì)設(shè)計(jì)過(guò)程。ai與bi，并將和輸出到so，輸入輸出soai bi + ai bi = aibi , CO = aibiaibisoco0000011010101101由輸入輸出邏輯表達(dá)式，采用與門(mén)and和異或門(mén)xor進(jìn)行結(jié)構(gòu)描述的程序如下：(6分)module hadd (ai,bi,so,co);input ai,bi;out put so,co;xor(so,si,ci);an d(co,ai,bi);en dmodulea與b的大小，并分別輸6、采用結(jié)構(gòu)描述方法設(shè)計(jì)一個(gè)二進(jìn)制數(shù)字比較器，比較輸入數(shù)據(jù) 出到x，y和乙 給出詳細(xì)設(shè)計(jì)過(guò)程。X =ab +ab, y

20、 =ab, z =abnot(no t_a,a);not(no t_b,b);an d(ab,a,b);and(no t_ab ,not_a,no t_b);or(x,ab ,no t_ab);and(y,no t_a,b);an d(z,a ,no t_b);7、采用結(jié)構(gòu)描述方法設(shè)計(jì)一個(gè)3人競(jìng)選數(shù)字電路，輸入數(shù)據(jù)2:0x，要求2人以上為1表示通過(guò)，且輸出為 y為1,否則輸出相反，給出詳細(xì)設(shè)計(jì)過(guò)程。module three1(x,y);inpu t 2:0 x; out put y;y=a&b+a&c+b&c=ab+ac+bc;wire a,b,c;an d(a,x0,

21、x1); an d(b,x1,x2); an d(c,x1,x0);or(y,a,b,c);en dmodule五、程序注解(20分,每空1分)module AAA (a .b )：ou-tpul 3. input (5:0 b TigprO stun;inlcgrr Lreg a ilmys ejbegmSlim = O；走乂棋塊舍為AAA,躺匚1為5 fe 左俞出端nbjM 7位二進(jìn)制制IRE內(nèi)強(qiáng)型交量,用于軌計(jì)搓咸的人敢 定義整里克a £為1&環(huán)扌錄!盍里時(shí)：a為寄存器喪量過(guò)程語(yǔ)巨b國(guó)褻量為b語(yǔ)旬塊sumfor<i N 0：i Y=6負(fù)=1 1) EbiD sum

22、 =sum1：只套有人投轡成票iffsurafZl) a = 1;若HU 4人，初俏為o于or語(yǔ)包，統(tǒng)計(jì)為1的個(gè)魏 條件語(yǔ)詞 迎|sum tn I若趨過(guò)4人珞成則禾塊通過(guò)clsr-O；剛不通過(guò)enden dmodule本程序的器輯功能人投票表決六、VerilogHDL編程題步驟和注釋。1.試用VerilogHDL描述一個(gè)帶進(jìn)位輸入、輸出的端口： A B為加數(shù)，CIN為進(jìn)位輸入， module add4v(a,b,ci,s,co);inpu t3:0inpu t3:0input ci;out pu t3:0out putco;wire3:0fun cti on(1、2小題10分,3小題20分)要

23、求：寫(xiě)清分析設(shè)計(jì)8位全加器。S為和，COUT為進(jìn)位輸出a; b;S；carry; fa_s(i nputa,i nputb,i nputci)；faendfunctionfun cti on b | a & ci assig n (a0,b0,ci);assig n s1 1,b1,carry0);assignci;fa_c(i nput | b & s0=s2a,i nput ci; fa_s(a0,b0,ci);b,i nput endfunctionci)；fa_cassig ncarry0fa_cfa_s( a1,b1,carryO);fa_s(a2,b2,carry1

24、);_c(a2,b2,carry1);assig ns3= fa_s(a3,b3,carry2);,b3,carry2);en dmoduleassig n carry1assig n carry2assig ncofa_c(afafa_c(a32.編寫(xiě)一個(gè)帶異步清零、異步置位的D觸發(fā)器。module DFF1 (q, qn, d/ clJc, set, reset J ; output I input I reg i always Ib 皂 ginif ( ! reset)qqn；dj. elk, set / reset;叫qn；0(poaedgeC1X O5C needge set or negedge reset)begin q=Cl;腫=1; endelse if C!setj beginq-=l; qrL=O; endbegin烏n=d;endelseend enctoioduie/帶同步清0/同步置1(低電平有效)的D觸發(fā)器. module dff_s yn(q,qn, d,elk,set,reset);q,qn, d,elk,set,resetinput d,elk,set,reset; out pu