EDA技術(shù)復(fù)習(xí)要點(diǎn)課件

1、2014年 EDA技術(shù)期末復(fù)習(xí) 重點(diǎn)復(fù)習(xí)重點(diǎn)第一部分：第四章和第五章的講過的例題與課后作業(yè)題（見作業(yè)的參考答案）EDA技術(shù)實(shí)用教程潘松 黃繼業(yè)第四章4-1：畫出與下例實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件： ENTITY buf3s IS - 實(shí)體1：三態(tài)緩沖器 PORT (input : IN STD_LOGIC ; - 輸入端 enable : IN STD_LOGIC ; - 使能端 output : OUT STD_LOGIC ) ; - 輸出端END buf3x ;ENTITY mux21 IS -實(shí)體2： 2選1多路選擇器PORT (in0, in1, sel : IN STD_LOGIC;

2、output : OUT STD_LOGIC);4-1.答案 4-2. 圖4-37所示的是4選1多路選擇器，試分別用IF_THEN語句和CASE語句的表達(dá)方式寫出此電路的VHDL程序。選擇控制的信號(hào)s1和s0的數(shù)據(jù)類型為STD_LOGIC_VECTOR；當(dāng)s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分別執(zhí)行y=a、y=b、y=c、y=d。 4-2.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); -輸入選擇信號(hào) a,

3、b,c,d:IN STD_LOGIC; -輸入信號(hào) y:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S=00) THEN y=a;ELSIF (S=01) TH EN y=b;ELSIF (S=10) TH EN y=c;ELSIF (S=11) TH EN y=d;ELSE y y y y yNULL;END CASE;END PROCESS;END ART;4-3. 圖4-38所示的是雙2選1多路選擇器構(gòu)成的電路MUXK，對(duì)于其中MUX21A，當(dāng)s=0和1時(shí)，分別有y=a

4、和y=b。試在一個(gè)結(jié)構(gòu)體中用兩個(gè)進(jìn)程來表達(dá)此電路，每個(gè)進(jìn)程中用CASE語句描述一個(gè)2選1多路選擇器MUX21A。4-3.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); -輸入信號(hào) s0,s1:IN STD_LOGIC; outy:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp : STD_LOGIC;BEGINPR01:PROCESS(s0)

5、BEGINIF s0=”0” THEN tmp=a2;ELSE tmp=a3;END IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1=”0” THEN outy=a1;ELSE outy=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-4.下圖4-39是一個(gè)含有上升沿觸發(fā)的D觸發(fā)器的時(shí)序電路，試寫出此電路的VHDL設(shè)計(jì)文件。 4-4.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC; -輸入

6、選擇信號(hào) CLK0:IN STD_LOGIC; -輸入信號(hào) OUT1:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK EVENT AND CLK=1THEN Q=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02: PROCESS(CLK0)BEGINOUT1=Q;END PROCESS;END ARCHITECTURE ONE;END PROCESS;4-5.給出1位全減器的VHDL

7、描述。要求： (1) 首先設(shè)計(jì)1位半減器，然后用例化語句將它們連接起來，圖3-32中h_suber是半減器，diff是輸出差，s_out是借位輸出，sub_in是借位輸入。(2) 以1位全減器為基本硬件，構(gòu)成串行借位的8位減法器，要求用例化語句來完成此項(xiàng)設(shè)計(jì)(減法運(yùn)算是 x y - sun_in = diffr)4-5.答案底層文件1：or2a.VHD實(shí)現(xiàn)或門操作LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC; c:OUT S

8、TD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc = a OR b;END ARCHITECTURE one;底層文件2：h_subber.VHD實(shí)現(xiàn)一位半減器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY h_subber ISPORT(x,y:IN STD_LOGIC;diff,s_out:OUT STD_LOGIC);END ENTITY h_subber;ARCHITECTURE ONE OF h_subb

9、er ISSIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINxyz diff=0;s_out diff=1;s_out diff=1;s_out diff=0;s_out NULL;END CASE;END PROCESS;END ARCHITECTURE ONE;頂層文件：f_subber.VHD實(shí)現(xiàn)一位全減器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC;d

10、iffr,sub_out:OUT STD_LOGIC);END ENTITY f_subber;ARCHITECTURE ONE OF f_subber ISCOMPONENT h_subberPORT(x,y:IN STD_LOGIC;diff,S_out:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f: STD_LOGIC;BEGINu1: h_subber PORT MAP(x=x,y=y,diff=d,s_out=e)

11、;u2: h_subber PORT MAP(x=d,y=sub_in,diff=diffr,s_out=f);u3: or2a PORT MAP(a=f,b=e,c=sub_out);END ARCHITECTURE ONE;END ARCHITECTURE ART;4-6.根據(jù)圖4-41，寫出頂層文件MX3256.VHD的VHDL設(shè)計(jì)文件。 4-6.答案MAX3256頂層文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MAX3256 ISPORT (INA,INB,INCK:

12、 IN STD_LOGIC;INC: IN STD_LOGIC;E,OUT:OUT STD_LOGIC);END ENTITY MAX3256;ARCHITECTURE ONE OF MAX3256 ISCOMPONENT LK35 -調(diào)用LK35聲明語句PORT(A1,A2:IN STD_LOGIC;CLK:IN STD_LOGIC;Q1,Q2:OUT STD_LOGIC);END COMPONENT;COMPONENT D -調(diào)用D觸發(fā)器聲明語句PORT(D,C:IN STD_LOGIC;CLK:IN STD_LOGIC;Q:OUT STD_LOGIC);END COMPONENT;COM

13、PONENT MUX21-調(diào)用二選一選擇器聲明語句PORT(B,A:IN STD_LOGIC;S:IN STD_LOGIC;C:OUT STD_LOGIC);END COMPONENT;SIGNAL AA,BB,CC,DD: STD_LOGIC;BEGINu1: LK35 PORT MAP(A1=INA,A2=INB,CLK=INCK, Q1=AA,Q2=BB);u2: D PORT MAP(D=BB;CLK=INCK,C=INC,Q=CC);u3: LK35 PORT MAP (A1=BB,A2=CC,CLK=INCK, Q1=DD,Q2=OUT1)；u4: MUX21 PORT MAP (

14、B=AA,A=DD,S=BB,C=E);END ARCHITECTURE ONE;4-7 用例化語句寫出下圖所示的的頂層文件1、首先編寫底層元件adder_1，使其為帶使能控制端口的半加器。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY adder_1 IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY adder_1; ARCHITECTURE fh1 OF adder_1 is BEGIN so = NOT(a XOR (NOT b) ; co a1,y=a0

15、,cin=ci,sum=s1;cout=temp); u2:adder_1 port map(x=b1,y=b0,cin=temp,sum=s2;cout=co); end one; 第五章 5-1 什么是固有延時(shí)?什么是慣性延時(shí)?P139答：固有延時(shí)(Inertial Delay)也稱為慣性延時(shí)，固有延時(shí)的主要物理機(jī)制是分布電容效應(yīng)。 5-2 是什么?在VHDL中，有什么用處?P140是什么? 答：在VHDL仿真和綜合器中，默認(rèn)的固有延時(shí)量（它在數(shù)學(xué)上是一個(gè)無窮小量），被稱為延時(shí)。在VHDL中，有什么用處?答：在VHDL信號(hào)賦值中未給出固有延時(shí)情況下，VHDL仿真器和綜合器將自動(dòng)為系統(tǒng)中的信

16、號(hào)賦值配置一足夠小而又能滿足邏輯排序的延時(shí)量；使并行語句和順序語句中的并列賦值邏輯得以正確執(zhí)行。 5-4 說明信號(hào)和變量的功能特點(diǎn)，以及應(yīng)用上的異同點(diǎn)。P117P118答：變量：變量是一個(gè)局部量，只能在進(jìn)程和子程序中使用。變量不能將信息帶出對(duì)它做出定義的當(dāng)前結(jié)構(gòu)。變量的賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生的，不存在任何延時(shí)行為。變量的主要作用是在進(jìn)程中作為臨時(shí)的數(shù)據(jù)存儲(chǔ)單元。信號(hào)：信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，其性質(zhì)類似于連接線；可作為設(shè)計(jì)實(shí)體中并行語句模塊間的信息交流通道。信號(hào)不但可以容納當(dāng)前值，也可以保持歷史值；與觸發(fā)器的記憶功能有很好的對(duì)應(yīng)關(guān)系。 5-5 在VHDL設(shè)計(jì)中，給時(shí)序電

17、路清零(復(fù)位)有兩種力方法，它們是什么?解：設(shè)Q定義成信號(hào)，一種方法：Q=“000000”； 其中“000000”反映出信號(hào)Q的位寬度。第二種方法：Q0)；其中OTHERS=0不需要給出信號(hào)Q的位寬度，即可對(duì)Q清零。 5-6 在描述時(shí)序電路的進(jìn)程中，哪一種復(fù)位方法必須將復(fù)位信號(hào)放在敏感信號(hào)表中?給出這兩種電路的VHDL描述。解：邊沿觸發(fā)復(fù)位信號(hào)要將復(fù)位信號(hào)放在進(jìn)程的敏感信號(hào)表中。（1）邊沿觸發(fā)復(fù)位信號(hào). ARCHITECTURE bhv 0F DFF3 IS SIGNAL QQ:STD_LOGIC; BEGIN PROCESS(RST) BEGIN IF RSTEVENT AND RST=1

18、THEN QQ0); END IF; END PROCESS; Q1=QQ; END;（2）電平觸發(fā)復(fù)位信號(hào). ARCHITECTURE bhv 0F DFF3 IS SIGNAL QQ:STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IF RST=1 THEN QQ0); END IF; END PROCESS; Q1=QQ; END;5-7 什么是重載函數(shù)?重載算符有何用處?如何調(diào)用重載算符函數(shù)?答：（1）什么是重載函數(shù)? 根據(jù)操作對(duì)象變換處理功能。 （2）重載算符有何用處? 用于兩個(gè)不同類型的操作數(shù)據(jù)自動(dòng)轉(zhuǎn)換成同種數(shù)據(jù)類型，并進(jìn)行運(yùn)算處理。 （3）如何調(diào)用重載算符

19、函數(shù)?采用隱式方式調(diào)用，無需事先聲明。 5-8 判斷下面三個(gè)程序中是否有錯(cuò)誤，若有則指出錯(cuò)誤所在，并給出完整程序。 程序1: Signal A,EN : std_logic; Process(A, EN) Variable B: std_log ic; Begin if EN=l then B=A; end if; -將“B=A”改成“B:=A” end process; 程序2: Architecture one of sample is variable a，b，c:integer; begin c=a+b; -將“c=a+b”改成“c:=a+b” end; 程序3: library ie

20、ee; use ieee.std_logic_1164.all; entity mux21 is PORT(a,b:in std_logic; sel:in std_loglc;c:out std_logle;); -將“;)”改成“)” end sam2; -將“sam2”改成“entity mux21” architecture one of mux2l is begin -增加“process(a,b,sel) begin” if sel= 0 then c:=a; else c:=b; end if; -應(yīng)改成“if sel= 0 then c=a; else c0);ELSIF SE

21、T=1 THEN-計(jì)數(shù)器一步置位QI:=SETDATA; ELSIF CLKEVENT AND CLK=1 THEN -檢測(cè)時(shí)鐘上升沿 IF EN=1 THEN 檢測(cè)是否允許計(jì)數(shù)IF CHOOSE=1 THEN -選擇加法計(jì)數(shù) QI:=QI+1; -計(jì)數(shù)器加一 ELSE QI=QI-1; -計(jì)數(shù)器加一 END IF;END IF;END IF; COUT=QI;-將計(jì)數(shù)值向端口輸出END PROCESS;END ONE;復(fù)習(xí)重點(diǎn)第二部分：一下為本書中必須掌握的主要知識(shí)點(diǎn)，大家對(duì)照課本進(jìn)行總結(jié)，深入領(lǐng)會(huì)1、 從執(zhí)行方式看VHDL的描述語句包括那些描述語句？2、 目前流行的硬件描述語言有那些？。3

22、、 MAX+PLUS2中各種文件的擴(kuò)展名有哪些？4、 基于MAX+PLUS2的設(shè)計(jì)流程5、 目前較流行的EDA設(shè)計(jì)軟件有那些？；6、 可編程邏輯器件的分類？按照變成工藝分哪些類。VHDL程序設(shè)計(jì)中常用的庫(kù)有那些？哪些庫(kù)是顯式（默認(rèn)打開的）的，哪些是隱式的？設(shè)計(jì)的現(xiàn)行工作庫(kù)是什么？7、 程序包由那兩部分組成？分別有什么作用？8、 常用的預(yù)定義程序包有哪些？如何調(diào)用？9、 目前國(guó)際上較大的EDA器件制造公司有那些？10、 VHDL常用的預(yù)定義數(shù)據(jù)類型有哪幾種，分別在哪些程序包中？如何調(diào)用？11、 數(shù)據(jù)類型的轉(zhuǎn)換有哪幾種方法？ 12、 可以構(gòu)成標(biāo)識(shí)符的字符有？ 13、 可編程器件（PLD）分為哪兩類14、 標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型常用的數(shù)值有哪幾種？15、 完整的條件語句將產(chǎn)生什么電路，不完整的條件語句將產(chǎn)生什么電路。16、 信號(hào)和變量有什么區(qū)別？P12117、 VHDL作為工業(yè)標(biāo)準(zhǔn)，是由那個(gè)機(jī)構(gòu)制定并公布的。18、 實(shí)體部分的端口模式有四個(gè)類型。19、 從執(zhí)行方式看VHDL的基本描述語句包括哪兩大基本描述語句？20、 VHDL文件存盤時(shí)，其主文件名應(yīng)與實(shí)體名一致，擴(kuò)展名應(yīng)為什呢21、 硬件描述語言(HDL)的種類很多？22、 EDA技術(shù)的含義。23、 目前較流行的集成EDA開發(fā)環(huán)境（軟件）有那些？24、 簡(jiǎn)述EDA技術(shù)的CPLD/FPGA的設(shè)計(jì)流程。25、 寫出實(shí)體中的PORT語