電子科學與技術(shù)專業(yè)實驗室畢業(yè)實習報告范本

1、. . . . 日照職業(yè)技術(shù)學院實習報告36 / 36一、實習時間2010年3月1日2010年3月19日二、實習地點長安大學雁塔校區(qū)電子科學與技術(shù)專業(yè)實驗室三、實習的目的和意義掌握數(shù)字系統(tǒng)的設(shè)計方法，實現(xiàn)VGA顯示控制電路。掌握偏上系統(tǒng)軟硬件的協(xié)同設(shè)計過程。通過高級編程語言或匯編語言實現(xiàn)基本并口讀寫操作，在第三方單片機IP核在FPGA上實現(xiàn)流水燈控制。理解各種存儲器件的控制方法，通過閱讀存儲器的數(shù)據(jù)手冊能夠在FGPA芯片上架設(shè)控制端口并配置相關(guān)參數(shù)。掌握基本MATLAB程序設(shè)計方法，為數(shù)字系統(tǒng)的算法分析打下良好的基礎(chǔ)。四、實習要求1. 熟練掌握VHDL語言。2. 熟練掌握QuartusII以與

2、NiosII-EDS軟件的使用方法。3. 通過VHDL語言在FPGA上實現(xiàn)方塊運動動畫效果。4. 采用51系列單片機IP核在FPGA上實現(xiàn)流水燈效果。5. 通過軟硬件協(xié)同設(shè)計應(yīng)用NiosII處理器實現(xiàn)流水燈效果或電子表功能。6. 理解不同存儲器的工作原理與驅(qū)動方式。五、理論容5.1 FPGA介紹FPGA（FieldProgrammable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。5.1.1 FP

3、GA的特點目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至FPGA上進行測試，是現(xiàn)代IC設(shè)計驗證的技術(shù)主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復雜一些的組合功能比如解碼器或數(shù)學方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flipflop）或者其他更加完整的記憶塊。 系統(tǒng)設(shè)計師可以根據(jù)需要通過可編輯的連接把FPGA部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。一個出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計者而改變，所以FPGA可以完成

4、所需要的邏輯功能。 FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復雜的設(shè)計，而且消耗更多的電能。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的FPGA。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。另外一種方法是用CPLD（復雜可編程邏輯器件備）。 早在1980年代中期，F(xiàn)PGA已經(jīng)在PLD設(shè)備中扎根。CPLD和FPGA包括了一些相對大數(shù)量的可以編輯邏輯單元。CPLD邏輯門的密度在幾千到幾萬個邏輯單元之間，而FPGA通常是在

5、幾萬到幾百萬。 CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。CPLD是一個有點限制性的結(jié)構(gòu)。這個結(jié)構(gòu)由一個或者多個可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預計的延遲時間和邏輯單元對連接單元高比率的優(yōu)點。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復雜的多。 CPLD和FPGA另外一個區(qū)別是大多數(shù)的FPGA含有高層次的置模塊（比如加法器和乘法器）和置的記憶體。一個因此有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的系統(tǒng)重新配置。允許他們的設(shè)計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。一些FPGA可以讓設(shè)備的一部

6、分重新編輯而其他部分繼續(xù)正常運行。 5.1.2 FPGA工作原理FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和部連線（Interconnect）三個部分。FPGA的基本特點主要有： 1）采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 3）FPGA部有豐富的觸發(fā)器和IO引腳。 4）FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風險最小

7、的器件之一。 5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA是由存放在片RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片編程RAM中，配置完成后，F(xiàn)PGA進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復成白片，部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPRO

8、M即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。 5.1.3 FPGA配置模式FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。如何實現(xiàn)快速的時序收斂、降低功耗和成本、優(yōu)化時鐘管理并降低FPGA與PCB并行設(shè)計的復雜性等問題，一直是采用FPGA的系統(tǒng)設(shè)計工程師需要考慮的關(guān)鍵問題。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計工程師在從這些

9、優(yōu)異性能獲益的同時，不得不面對由于FPGA前所未有的性能和能力水平而帶來的新的設(shè)計挑戰(zhàn)。 例如，領(lǐng)先FPGA廠商Xilinx最近推出的Virtex-5系列采用65nm工藝，可提供高達33萬個邏輯單元、1,200個I/O和大量硬IP塊。超大容量和密度使復雜的布線變得更加不可預測，由此帶來更嚴重的時序收斂問題。此外，針對不同應(yīng)用而集成的更多數(shù)量的邏輯功能、DSP、嵌入式處理和接口模塊，也讓時鐘管理和電壓分配問題變得更加困難。 幸運地是，F(xiàn)PGA廠商、EDA工具供應(yīng)商正在通力合作解決65nm FPGA獨特的設(shè)計挑戰(zhàn)。不久以前，Synplicity與Xilinx宣布成立超大容量時序收斂聯(lián)合工作小組，旨

10、在最大程度幫助地系統(tǒng)設(shè)計工程師以更快、更高效的方式應(yīng)用65nm FPGA器件。設(shè)計軟件供應(yīng)商Magma推出的綜合工具Blast FPGA能幫助建立優(yōu)化的布局，加快時序的收斂。最近FPGA的配置方式已經(jīng)多元化。5.1.4 FPGA主要生產(chǎn)廠商介紹1、Altera2、Xilinx3、Actel4、Lattice其中Altera和Xilinx主要生產(chǎn)一般用途FPGA，其主要產(chǎn)品采用RAM工藝。Actel主要提供非易失性FPGA，產(chǎn)品主要基于反熔絲工藝和FLASH工藝。5.1.5 FPGA設(shè)計的注意事項I/O信號分配 可提供最多的多功能引腳、I/O標準、端接方案和差分對的FPGA在信號分配方面也具有最

11、復雜的設(shè)計指導原則。盡管Altera的FPGA器件沒有設(shè)計指導原則(因為它實現(xiàn)起來比較容易)，但賽靈思的FPGA設(shè)計指導原則卻很復雜。但不管是哪一種情況，在為I/O引腳分配信號時，都有一些需要牢記的共同步驟： 1. 使用一個電子數(shù)據(jù)表列出所有計劃的信號分配，以與它們的重要屬性，例如I/O標準、電壓、需要的端接方法和相關(guān)的時鐘。 2. 檢查制造商的塊/區(qū)域兼容性準則。 3. 考慮使用第二個電子數(shù)據(jù)表制訂FPGA的布局，以確定哪些管腳是通用的、哪些是專用的、哪些支持差分信號對和全局與局部時鐘、哪些需要參考電壓。 4. 利用以上兩個電子數(shù)據(jù)表的信息和區(qū)域兼容性準則，先分配受限制程度最大的信號到引腳上

12、，最后分配受限制最小的。例如，你可能需要先分配串行總線和時鐘信號，因為它們通常只分配到一些特定引腳。 5. 按照受限制程度重新分配信號總線。在這個階段，可能需要仔細權(quán)衡同時開關(guān)輸出(SSO)和不兼容I/O標準等設(shè)計問題，尤其是當你具有很多個高速輸出或使用了好幾個不同的I/O標準時。如果你的設(shè)計需要局部/區(qū)域時鐘，你將可能需要使用高速總線附近的管腳，最好提前記住這個要求，以免最后無法為其安排最合適的引腳。如果某個特定塊所選擇的I/O標準需要參考電壓信號，記住先不要分配這些引腳。差分信號的分配始終要先于單端信號。如果某個FPGA提供了片端接，那么它也可能適用于其他兼容性規(guī)則。 6. 在合適的地方分

13、配剩余的信號。 在這個階段，考慮寫一個只包含端口分配的HDL文件。然后通過使用供應(yīng)商提供的工具或使用一個文本編輯器手動創(chuàng)建一個限制文件，為I/O標準和SSO等增加必要的支持信息。準備好這些基本文件后，你可以運行布局布線工具來確認是否忽視了一些準則或者做了一個錯誤的分配。 這將使你在設(shè)計的初始階段就和布局工程師一起工作，共同規(guī)劃PCB的走線、冗余規(guī)劃、散熱問題和信號完整性。FPGA工具可能可以在這些方面提供幫助，并協(xié)助你解決這些問題，因此你必須確保了解你的工具包的功能。 基于CMOS的設(shè)計主要消耗三類切率：部的（短路）、漏電的（靜態(tài)的）以與開關(guān)的（電容）。當門電路瞬變時，VDD與地之間短路連接消

14、耗部功率。漏電功耗是CMOS工藝普遍存在的寄生效應(yīng)引起的。而開關(guān)功耗則是自負載電容,放電造成的。開關(guān)功耗與短路功耗合在一起稱為動態(tài)功耗。下面介紹降低靜態(tài)功耗和動態(tài)功耗的設(shè)計技巧。降低靜態(tài)功耗雖然靜態(tài)電流與動態(tài)電流相比可以忽略不計，然而對電池供電的手持設(shè)備就顯得十分重要，在設(shè)備通電而不工作時更是如此。靜態(tài)電流的因素眾多，包括處于沒有完全關(guān)斷或接通的狀態(tài)下的I/O以與部晶體管的工作電流、部連線的電阻、輸入與三態(tài)電驅(qū)動器上的拉或下拉電阻。在易失性技術(shù)中，保持編程信息也需一定的靜態(tài)功率?？谷蹟嗍且环N非易失性技術(shù)，因此信息存儲不消耗靜態(tài)電流。下面介紹幾種降低靜態(tài)功耗的設(shè)計方法：驅(qū)動輸入應(yīng)有充分的電壓電平

15、，因而所有晶體管都是完全通導或關(guān)閉的。由于I/O線上的上拉或下拉電阻要消耗一定的電流，因此盡量避免使用這些電阻。少用驅(qū)動電阻或雙極晶體管，這些器件需維持一個恒定電流，從而增加了靜態(tài)電流。將時鐘引腳按參數(shù)表推薦條件連接至低電平。懸空的時鐘輸入會大大增加靜態(tài)電流。在將設(shè)計劃分為多個器件時，減少器件間I/O的使用。eX器件LP方式引腳的使用Actel eX系列設(shè)計了特殊的低功率“休眠”模式。在該引腳驅(qū)動至高電平800ns后，器件進入極低功率待機模式，待機電流小于100A。在低功率模式下，所有I/O（除時鐘輸入外）都處于三態(tài)，而核全部斷電。由于核被斷電，觸發(fā)器中存儲的信息會丟失，在進入工作模式（在引腳

16、驅(qū)動至低平200ms后）時，用戶需再次對器件初始化。同樣，用戶也應(yīng)關(guān)閉所有通過CLKA、CLKB以與HCLK輸入的時鐘。然而這些時鐘并不處于三態(tài)，時鐘就可進入器件，從而增加功耗，因此在低功率模式下，時鐘輸入必須處于邏輯0或邏輯1。有時用戶很難阻止時鐘進入器件。在此場合，用戶可使用與CLKA或CLKA相鄰的正常輸入引腳并在設(shè)計中加進CLKINT。這樣，時鐘將通過靠近時鐘引腳的正常輸入進入器件，再通過CLKINT向器件提供時鐘資源。采用這種輸入電路后，由于常規(guī)I/O是三態(tài)的，因此用戶不必擔心時鐘進入器件。當然，增加一級門電路會產(chǎn)生0.6ns的較大時鐘延時，幸好這在多數(shù)低功率設(shè)計中是可以接受的。注意

17、應(yīng)將與CLKINT緩沖器相關(guān)的CLKA或CLKB引腳接地。此外還要注意，CLKINT只可用作連線時鐘，HCLK并不具備將部走線網(wǎng)連接到HCLK的能力，因而HCLK資源不能被常規(guī)輸入驅(qū)動。換句話說，如果使用LP引腳就不能使用HCLK；使用HCLK時就應(yīng)在外部截斷時鐘信號。降低動態(tài)功耗動態(tài)功耗是在時鐘工作且輸入正在開關(guān)時的功耗。對CMOS電路，動態(tài)功耗基本上確定了總功耗。動態(tài)功耗包括幾個成分，主要是電容負載充電與放電（部與I/O）以與短路電流。多數(shù)動態(tài)功率是部或外部電容向器件充、放電消耗的。如果器件驅(qū)動多個I/O負載，大量的動態(tài)電流構(gòu)成總功耗的主要部分。對設(shè)計中給定的驅(qū)動器，動態(tài)功耗由下式計算p=

18、CL×V 2 DD×f式中，CL是電容負載，VDD是電源電壓，f則是開關(guān)頻率?？偣氖敲總€驅(qū)動器功耗之總和。由于VDD是固定的，降低部功耗就要降低平均邏輯開關(guān)頻率，減少每個時鐘沿處的邏輯開關(guān)總數(shù)、減少連線網(wǎng)絡(luò)，特別是高頻信號連線網(wǎng)絡(luò)中的電容值。對低功率設(shè)計，需要從系統(tǒng)至工藝的每個設(shè)計級別中采取相應(yīng)預防措施，級別越高，效果越好。 5.1.6 FPGA與CPLD的辨別和分類FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點和工作原理。通常的分類方法是：將以乘積項結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Alter

19、a的MAX7000S系列和Lattice(原Vantis)的Mach系列等。將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點,但由于CPLD和FPGA結(jié)構(gòu)上的差異,具有各自的特點: CPLD更適合完成各種算法和組合邏輯,FP GA更適合于完成時序邏輯。換句話說,FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu),而CPLD更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。 CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預測的,而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可

20、預測性。 在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定連電路的邏輯功能來編程,FPGA主要通過改變部連線的布線來編程;FP GA可在邏輯門下編程,而CPLD是在邏輯塊下編程。 FPGA的集成度比CPLD高,具有更復雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。 CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術(shù),無需外部存儲器芯片,使用簡單。而FPGA的編程信息需存放在外部存儲器上,使用方法復雜。 CPLD的速度比FPGA快,并且具有較大的時間可預測性。這是由于FPGA是門級編程,并且CLB之間采用分布式互聯(lián),而CPLD是邏輯塊級編程,并且其邏輯塊之間的

21、互聯(lián)是集總式的。 在編程方式上,CPLD主要是基于E2PROM或FLASH存儲器編程,編程次數(shù)可達1萬次,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類。FPGA大部分是基于SRAM編程,編程信息在系統(tǒng)斷電時丟失,每次上電時,需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。其優(yōu)點是可以編程任意次,可在工作中快速編程,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。 CPLD性好,FPGA性差。 一般情況下,CPLD的功耗要比FPGA大,且集成度越高越明顯。 5.1.7 FPGA的應(yīng)用FPGA的應(yīng)用可分為三個層面：電路設(shè)計，產(chǎn)品設(shè)計，系統(tǒng)設(shè)計1電路設(shè)計中FPGA的應(yīng)用連接邏輯，控制邏

22、輯是FPGA早期發(fā)揮作用比較大的領(lǐng)域也是FPGA應(yīng)用的基石事實上在電路設(shè)計中應(yīng)用FPGA的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識（電路知識）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開發(fā)成功的產(chǎn)品將變成市場主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計者應(yīng)用在不遠的將來，通用和專用IP的設(shè)計將成為一個熱門行業(yè)！搞電路設(shè)計的前提是必須要具備一定的硬件知識在這個層面，干重于學，當然，快速入門是很重要的，越好的位子越不等人電路開發(fā)是黃金飯碗 2產(chǎn)品設(shè)計把相對成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是FPGA技術(shù)和專

23、業(yè)技術(shù)的結(jié)合問題，另外還有就是與專業(yè)客戶的界面問題產(chǎn)品設(shè)計還包括專業(yè)工具類產(chǎn)品與民用產(chǎn)品，前者重點在性能，后者對價格敏感產(chǎn)品設(shè)計以實現(xiàn)產(chǎn)品功能為主要目的，F(xiàn)PGA技術(shù)是一個實現(xiàn)手段在這個領(lǐng)域，F(xiàn)PGA因為具備接口，控制，功能IP，嵌CPU等特點有條件實現(xiàn)一個構(gòu)造簡單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計將是FPGA技術(shù)應(yīng)用最廣大的市場，具有極大的爆發(fā)性的需求空間產(chǎn)品設(shè)計對技術(shù)人員的要求比較高，路途也比較漫長不過現(xiàn)在整個行業(yè)正處在組建首發(fā)團隊的狀態(tài)，只要加入，前途光明產(chǎn)品設(shè)計是一種職業(yè)發(fā)展方向定位，不是簡單的愛好就能做到的！產(chǎn)品設(shè)計領(lǐng)域會造就大量的企業(yè)和企業(yè)家，是一個近期的發(fā)展熱點和機遇3系統(tǒng)級應(yīng)

24、用系統(tǒng)級的應(yīng)用是FPGA與傳統(tǒng)的計算機技術(shù)結(jié)合，實現(xiàn)一種FPGA版的計算機系統(tǒng)如用XilinxV-4, V-5系列的FPGA，實現(xiàn)嵌POWERPCCPU, 然后再配合各種外圍功能，實現(xiàn)一個基本環(huán)境，在這個平臺上跑LINIX等系統(tǒng)這個系統(tǒng)也就支持各種標準外設(shè)和功能接口（如圖象接口）了這對于快速構(gòu)成FPGA大型系統(tǒng)來講是很有幫助的。這種山寨味很濃的系統(tǒng)早期優(yōu)勢不一定很明顯，類似ARM系統(tǒng)的境況但若能慢慢發(fā)揮出FPGA的優(yōu)勢，逐漸實現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。若在系統(tǒng)級應(yīng)用中，開發(fā)人員不具備系統(tǒng)的擴充開發(fā)能力，只是搞搞編程是沒什么意義的，當然設(shè)備驅(qū)動程序的開發(fā)是另一種情況，搞系統(tǒng)級應(yīng)用看似起點高

25、，但不具備深層開發(fā)能力，很可能會變成愛好者，就如很多人會做網(wǎng)頁但不能稱做會編程類似以上是幾點個人開發(fā)，希望能幫助想學FPGA但很茫然無措的人理一理思路。這是一個不錯的行業(yè)，有很好的個人成功機會。但也肯定是一個競爭很激烈的行業(yè)，關(guān)鍵看的就是速度和深度當然還有市場適應(yīng)能力。.5.2 QuartusII以與NiosII-EDS軟件介紹5.2.1 QuartusII簡介Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以與AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，嵌自有的綜合器以與仿真

26、器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。Quartus II可以在XP、Linux以與Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復雜性、加快了設(shè)計速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便

27、地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。Maxplus II 作為Altera的上一代PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計輔助工具，集成了SOPC和HardCopy設(shè)計流程，并且繼承了Maxplus II

28、友好的圖形界面與簡便的使用方法。Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進了軟件的LogicLock模塊設(shè)計功能，增添 了FastFit編譯選項，推進了網(wǎng)絡(luò)編輯性能，而且提升了

29、調(diào)試能力。支持MAX7000/MAX3000等乘積項器件5.2.2 Nios II 介紹Altera 正式推出了Nios II系列32位RSIC嵌入式處理器。Nios II系列軟核處理器是Altera的第二代FPGA嵌入式處理器，其性能超過200DMIPS，在Altera FPGA中實現(xiàn)僅需35美分。Altera的Stratix 、Stratix GX、 Stratix II和 Cyclone系列FPGA全面支持Nios II處理器，以后推出的FPGA器件也將支持Nios II。 自Altera于2000年推出第一代16位Nios處理器以來，已經(jīng)交付了13000多套Nios開發(fā)套件，Nios成

30、為最流行的軟核處理器。剛推出的Nios II系列采用全新的架構(gòu)，比第一代Nios具有更高水平的效率和性能。和第一代相比，Nios II核平均占用不到50%的FPGA資源，而計算性能增長了1倍。 Nios II系列包括3種產(chǎn)品，分別是：Nios II/f（快速）最高的系統(tǒng)性能，中等FPGA使用量；Nios II/s（標準）高性能，低FPGA使用量；Nios II/e(經(jīng)濟)低性能，最低的FPGA使用量。這3種產(chǎn)品具有32位處理器的基本結(jié)構(gòu)單元32位指令大小，32位數(shù)據(jù)和地址路徑，32位通用寄存器和32個外部中斷源；使用同樣的指令集架構(gòu)（ISA），100%二進制代碼兼容，設(shè)計者可以根據(jù)系統(tǒng)需求的變

31、化更改CPU，選擇滿足性能和成本的最佳方案，而不會影響已有的軟件投入。 特別是，Nios II系列支持使用專用指令。專用指令是用戶增加的硬件模塊，它增加了算術(shù)邏輯單元（ALU）。用戶能為系統(tǒng)中使用的每個Nios II處理器創(chuàng)建多達256個專用指令，這使得設(shè)計者能夠細致地調(diào)整系統(tǒng)硬件以滿足性能目標。專用指令邏輯和本身Nios II指令一樣，能夠從多達兩個源寄存器取值，可選擇將結(jié)果寫回目標寄存器。同時，Nios II系列支持60多個外設(shè)選項，開發(fā)者能夠選擇合適的外設(shè)，獲得最合適的處理器、外設(shè)和接口組合，而不必支付根本不使用的硅片功能。 Nios II系列能夠滿足任何應(yīng)用32位嵌入式微處理器的需要，

32、客戶可以將第一代Nios處理器設(shè)計移植到某種Nios II處理器上，Altera將長期支持現(xiàn)有FPGA系列上的第一代Nios處理器。另外，Altera提供了一鍵式移植選項，可以升級至Nios II系列。Nios II處理器也能夠在HardCopy器件中實現(xiàn)，Altera還為基于Nios II處理器的系統(tǒng)提供ASIC的移植方式。 Nios II處理器具有完善的軟件開發(fā)套件，包括編譯器、集成開發(fā)環(huán)境（IDE）、JTAG調(diào)試器、實時操作系統(tǒng)（RTOS）和TCP/IP協(xié)議棧。設(shè)計者能夠用Altera Quartus II開發(fā)軟件中的SOPC Builder系統(tǒng)開發(fā)工具很容易地創(chuàng)建專用的處理器系統(tǒng)，并能

33、夠根據(jù)系統(tǒng)的需求添加Nios II處理器核的數(shù)量。 使用Nios II軟件開發(fā)工具能夠為Nios II系統(tǒng)構(gòu)建軟件，即一鍵式自動生成適用于系統(tǒng)硬件的專用C/C+運行環(huán)境。Nios II集成開發(fā)環(huán)境（IDE）提供了許多軟件模板，簡化了項目設(shè)置。此外，Nios II開發(fā)套件包括兩個第三方實時操作系統(tǒng)（RTOS）MicroC/OS-II(Micrium)，Nucleus Plus(ATI/Mentor)以與供網(wǎng)絡(luò)應(yīng)用使用的TCP/IP協(xié)議棧。 長期以來，Altera一直推行嵌入式處理器戰(zhàn)略的原因是，隨著應(yīng)用的ASIC開發(fā)日益受到成本的困擾，OEM日漸轉(zhuǎn)向FPGA來構(gòu)建自己的系統(tǒng)。這些系統(tǒng)中絕大多數(shù)需

34、要一個處理器，而Altera正是為設(shè)計者提供了為FPGA優(yōu)化的靈活的嵌入式處理器方案，可以滿足16位和32位嵌入式處理器市場的需求。估計到2007年，該市場價值將到達110億美元。 在FPGA中使用軟核處理器比硬核的優(yōu)勢在于，硬核實現(xiàn)沒有靈活性，通常無法使用最新的技術(shù)。隨著系統(tǒng)日益先進，基于標準處理器的方案會被淘汰，而基于Nios II處理器的方案是基于HDL源碼構(gòu)建的，能夠修改以滿足新的系統(tǒng)需求，避免了被淘汰的命運。將處理器實現(xiàn)為HDL的IP核，開發(fā)者能夠完全定制CPU和外設(shè)，獲得恰好滿足需求的處理器。 采用多處理器的系統(tǒng)雖然可以提高系統(tǒng)的性能，但傳統(tǒng)的多處理器系統(tǒng)一般只出現(xiàn)在工作站與高端P

35、C上，在嵌入式系統(tǒng)中由于其設(shè)計代價太高很少采用。本文設(shè)計了一種在多處理器系統(tǒng)中的Nios II軟核處理器的啟動方案，這個方案在外部處理器向Nios II的程序存儲器和數(shù)據(jù)存儲器加載數(shù)據(jù)時，可以控制Nios II處理器的啟動。 在HardCopy II結(jié)構(gòu)化ASIC中實現(xiàn)Nios II處理器 Nios II系列嵌入式處理器具有三個處理器核，可實現(xiàn)較大圍的嵌入式處理應(yīng)用。這些軟IP處理器核可以工作在任何最新一代Altera FPGA以與HardCopy®系列結(jié)構(gòu)化ASIC上。設(shè)計人員可以選擇使用高性能核、低成本核或者性價比合適的核。Nios II系列處理器可實現(xiàn)如下任務(wù)： 做為系統(tǒng)

36、處理器運行實時操作系統(tǒng) 實現(xiàn)復雜的狀態(tài)機 分擔現(xiàn)有處理器載荷 執(zhí)行I/O和數(shù)據(jù)處理任務(wù) 加速數(shù)字信號處理(DSP)算法 在HardCopy II結(jié)構(gòu)化ASIC中運行時，Nios II嵌入式處理器出眾的處理能力滿足了高性能片上系統(tǒng)(SOC)的要求。Nios II嵌入式處理器能夠提供系統(tǒng)級處理器性能，實現(xiàn)處理器和系統(tǒng)功能以與邏輯在單個器件中的集成。HardCopy II結(jié)構(gòu)化ASIC和Nios II嵌入式處理器結(jié)合使用能夠滿足計算、大容量存儲、電信和網(wǎng)絡(luò)應(yīng)用的要求。HardCopy器件設(shè)計流程使設(shè)計人員可以在一個FPGA中測試、驗證其設(shè)計。然后將經(jīng)過驗證的設(shè)計遞交給HardCopy設(shè)計中心，以沒有

37、風險的無縫移植方式在結(jié)構(gòu)化ASIC中實現(xiàn)。HardCopy結(jié)構(gòu)化ASIC是唯一能夠?qū)崿F(xiàn)在正式投產(chǎn)前，硬件功能在FPGA中驗證以與系統(tǒng)軟件在真實系統(tǒng)配置環(huán)境中進行設(shè)計、測試的器件。 由于設(shè)計在移交給Altera之前在FPGA中進行了測試，因此Altera從第一個原型開始就可以保證實現(xiàn)芯片的全部功能。 Nios II處理器在全世界已經(jīng)發(fā)售了15,000多個開發(fā)套件，世界前20名OEM均采用了該處理器。Nios II處理器是目前最流行的可配置軟核處理器。Nios II處理器具有很大的靈活性，得到了廣泛應(yīng)用，在特性、成本和性能上達到了最佳，是一款避免昂貴的產(chǎn)品過時、幫助您將產(chǎn)品盡快推向市場的處理器。5

38、.3 51系列單片機IP核原理與應(yīng)用 5.3.1 MC8051 IP核基本結(jié)構(gòu)與原理 MC8051是與MCS一5l系列微處理器指令集完全兼容的8位嵌入式微處理器，通過芯核重用技術(shù)，可廣泛應(yīng)用在一些面積要求比較苛刻，而對速度要求不是很高的片上系統(tǒng)中。5.3.2 MC8051功能特點采用完全同步設(shè)計：指令集和標準8051微控制器完全兼容；指令執(zhí)行時間為l4個時鐘周期，執(zhí)行性能優(yōu)于標準805l微控制器8倍左右；用戶可選擇定時計數(shù)器、串行接口單元的數(shù)量，最多可增加到256組；新增特殊功能寄存器用于選擇不同的定時計數(shù)器、串行接口單元；可選擇是否使用乘法器(乘法指令MUL)；可選擇是否使用除法器(除法指令

39、DIV)；可選擇是否使用十進制調(diào)整功能(十進制調(diào)整指令DA)；I/0口不復用，無雙向數(shù)據(jù)IO端口，輸入、輸出端口獨立；部帶256Byte RAM；最多可擴展至64 KB的ROM和64 KB的RAM；與工藝無關(guān)，可通過修改VHDL源代碼擴展與參數(shù)化設(shè)置 5.3.3 MC8051結(jié)構(gòu)與設(shè)計層次圖1給出MC805l_eore的頂層設(shè)計模塊與其子模塊包括頂層的各個信號端口與3個存儲器模塊同時給出了頂層的輸入輸出IO口定時/計數(shù)器和串行接口單元，對應(yīng)于圖中的MC805l_tmrctr和MC8051_siu模塊，數(shù)量可選擇，圖中用虛線表示MC8051 IP核與工業(yè)標準8051單片機不同，MC8051的輸入

40、、輸出并口分別映射到獨立的端口上其頂層各IO信號的描述如表l所示 MC805lIP核的設(shè)計層次與對應(yīng)的VHDL文件如圖2所示，它由定時計數(shù)器、ALU算數(shù)邏輯單元、串行接口單元和控制單元組成RAM與ROM模塊不包括在IP核 處于設(shè)計的頂層，方便于不同的應(yīng)用設(shè)計與仿真 圖2中最頂層是用戶的實際應(yīng)用設(shè)計模塊，它將ROM、RAM與mc8051_core封裝在部實際應(yīng)用中用戶可添加自定義附加邏輯模塊，與設(shè)計層次中的RAM、ROM模塊處于同一個層次5.4 MATLAB軟件與其在數(shù)字系統(tǒng)設(shè)計中的介紹5.4.1 MATLAB簡介MATLAB和Mathematica、Maple并稱為三大數(shù)學軟件。它在

41、數(shù)學類科技應(yīng)用軟件中在數(shù)值計算方面首屈一指。MATLAB可以進行矩陣運算、繪制函數(shù)和數(shù)據(jù)、實現(xiàn)算法、創(chuàng)建用戶界面、連接其他編程語言的程序等，主要應(yīng)用于工程計算、控制設(shè)計、信號處理與通訊、圖像處理、信號檢測、金融建模設(shè)計與分析等領(lǐng)域。MATLAB的基本數(shù)據(jù)單位是矩陣，它的指令表達式與數(shù)學、工程中常用的形式十分相似，故用MATLAB來解算問題要比用C，F(xiàn)ORTRAN等語言完成一樣的事情簡捷得多，并且mathwork也吸收了像Maple等軟件的優(yōu)點,使MATLAB成為一個強大的數(shù)學軟件。在新的版本中也加入了對C，F(xiàn)ORTRAN，C+ ，JAVA的支持?？梢灾苯诱{(diào)用,用戶也可以將自己編寫的實用程序?qū)?/p>

42、到MATLAB函數(shù)庫中方便自己以后調(diào)用，此外許多的MATLAB愛好者都編寫了一些經(jīng)典的程序，用戶可以直接進行下載就可以用。5.4.2 MATLAB軟件在數(shù)字系統(tǒng)設(shè)計中的應(yīng)用（1）MATLAB簡介MATLAB大大降低了對使用者的數(shù)學基礎(chǔ)和計算機語言知識的要求，既使用戶不懂C或FORTRAN這樣的程序設(shè)計語言，也可使用MATLAB輕易的再現(xiàn)C或FORTRAN語言幾乎全部的功能 ，設(shè)計出功能強大、界面優(yōu)美、穩(wěn)定可靠的高質(zhì)量程序來，而且編程效率和計算效率極高。盡管MATLAB開始并不是為控制理論與系統(tǒng)的設(shè)計者們編寫的，但以它“語言”化的數(shù)值計算、強大的矩陣處理與繪圖功能等很快就為自動控制界研究人員所矚

43、目。（2）matlab的工具箱功能型工具箱 通用型功能型工具箱主要用來擴充matlab的數(shù)值計算、符號運算功能、圖形建模仿真功能、文字處理功能以與與硬件實時交互功能，能夠用于多種學科。領(lǐng)域型工具箱 專用型領(lǐng)域型工具箱是學科專用工具箱，其專業(yè)性很強，比如控制系統(tǒng)工具箱（ Control System Toolbox）；信號處理工具箱（Signal Processing Toolbox）；財政金融工具箱（ Financial Toolbox）等等。（3）MATLAB的磁盤文件由于MATLAB本身可以被認為是一高效的語言，所以用它可編寫出具有特殊意義的磁盤文件來，這些磁盤文件是由一系列的MATLAB

44、語句組成，它既可能是一系列窗口命令語句，又可以是由各種控制語句和說明語句構(gòu)成的函數(shù)文件。 由于它們都是由ASCII碼構(gòu)成的, 其擴展名均為“.m”，故統(tǒng)稱為m文件。MATLAB命令語句能即時執(zhí)行，每輸入完一條命令，MATLAB就立即對其處理，并得出中間結(jié)果，完成了MATLAB所有命令語句的輸入,也就完成了它的執(zhí)行，直接便可得到最終結(jié)果。從這一點來說，MATLAB清晰地體現(xiàn)了類似“演算紙”的功能MATLAB強大的數(shù)組運算功能，決定了它很容易對一大批數(shù)據(jù)進行一般的數(shù)據(jù)分析，如求數(shù)組的極值、平均值、中值、和、積、標準差、方差、協(xié)方差和排序等。5.5 SRAM、SDRAM、FLASH存儲器的工作原理與

45、控制方式5.5.1 SRAM存儲器的工作原理與控制方式（1）SRAM的組成SRAM通常由地址譯碼器、存儲矩陣、控制邏輯和三態(tài)數(shù)據(jù)緩沖器組成。下圖是1024×1位的SRAM結(jié)構(gòu)示意圖。圖3 SRAM部結(jié)構(gòu)圖1）存儲矩陣一個基本存儲單元存放一位二進制信息，一塊存儲器芯片中的基本存儲單元電路按字結(jié)構(gòu)或位結(jié)構(gòu)的方式排列成矩陣。按字結(jié)構(gòu)方式排列時，讀/寫一個字節(jié)的8位制作在一塊芯片上，若選中，則8位信息從一個芯片中同時讀出，但芯片封裝時引線較多。例如1K位的存儲器芯片由128×8組成，訪問它要7根地址線和8根數(shù)據(jù)線。位結(jié)構(gòu)是1個芯片的基本單元作為不同字的同一位，8位由8塊芯片組成。位

46、結(jié)構(gòu)方式的優(yōu)點是芯片封裝時引線較少，例如1K位存儲器芯片由l024×l組成，訪問它要l0根地址線和l根數(shù)據(jù)線，但使用芯片為8塊。封裝引線數(shù)減少，成品合格率就會提高，因此，存儲器芯片大多采用位結(jié)構(gòu)形式。2）地址譯碼器CPU讀/寫一個存儲單元時，先將地址送到地址總線，高位地址經(jīng)譯碼后產(chǎn)生片選信號選中芯片，低位地址送到存儲器芯片，由地址譯碼器譯碼選中所需要的片存儲單元，最后在讀/寫信號控制下將存儲單元容讀出或?qū)懭?。地址譯碼器完成存儲單元的選擇，通常有線性譯碼(單譯碼)和復合譯碼(雙譯碼)兩種方式。線性譯碼是只用一個地址譯碼器電路譯碼，譯碼輸出的字選擇線直接選中與輸入碼對應(yīng)的存儲單元。而復合

47、譯碼是將地址線分為X和Y兩部分，用兩個譯碼電路分別譯碼。X向譯碼又稱行譯碼，其輸出線稱行選擇線，它選中存儲矩陣中一行的所有存儲單元。Y向譯碼又稱列譯碼，其輸出線稱列選擇線，它選中一列的所有單元。只有X向和Y向的選擇線同時選中的那一位存儲單元，才能進行讀或?qū)懖僮鳌?）控制邏輯與三態(tài)數(shù)據(jù)緩沖器存儲器讀/寫操作由CPU控制，CPU送出的高位地址經(jīng)譯碼后，送到控制邏輯的端。信號為片選信號，有效，存儲器芯片選中，允許對其進行讀/寫操作，當讀/寫控制信號、送到存儲器芯片的端時，存儲器中的數(shù)據(jù)經(jīng)三態(tài)數(shù)據(jù)緩沖器的D7D0端送到數(shù)據(jù)總線上或?qū)?shù)據(jù)寫入存儲器。（2）典型SRAM芯片Intel 6116目前各種中、

48、高檔PC系列微機和工作站普遍采用SRAM芯片組成CPU外部的高速緩沖存儲器Cache，在一般的單片機開發(fā)系統(tǒng)、單板機系統(tǒng)與早期的低檔微機中，多采用SRAM構(gòu)成存儲器的RAM子系統(tǒng)。各種SRAM芯片的引腳信號基本一樣。不過其存儲容量不同，則地址線的根數(shù)不同；其存儲位數(shù)不同，則數(shù)據(jù)線的根數(shù)不同。芯片的片選控制線，一般設(shè)置一根信號線或。讀/寫控制線的設(shè)置方法有兩種：一種只設(shè)一根“寫使能”線，當0時為寫允許，當1時為讀允許；另一種是設(shè)兩根讀/寫控制線和，0為讀允許，而0為寫允許。5.5.2 SDRAM存儲器的工作原理與控制方式SDRAM (同步DRAM)是為把DRAM操作同步到計算機系統(tǒng)其余部分，而不

49、需要根據(jù)CE# (芯片啟動活動低)、RAS#、CAS#和WE#邊沿轉(zhuǎn)換順序定義所有存操作模式而設(shè)計的。SDRAM增加了時鐘信號和存命令的概念。存命令的類型取決于SDRAM 時鐘上升沿上的CE#, RAS#,CAS# 和WE# 信號狀態(tài)。產(chǎn)品資料根據(jù)CE#, RAS#,CAS# 和WE# 信號狀態(tài)，以表格形式描述存命令。例如，Activate (激活)命令向SDRAM發(fā)送一個行地址，打開存的一個行(頁面)。然后是一個Deselect (反選)命令序列，在對列地址發(fā)送Read 或Write 命令前滿足定時要求。一旦使用Activate命令打開存的行(頁面)，那么可以在存的該行(頁面)上運行多個Re

50、ad和Write命令。要求Precharge(預充電)命令，關(guān)閉該行，然后才能打開另一行。SDRAM從發(fā)展到現(xiàn)在已經(jīng)經(jīng)歷了四代，分別是：第一代SDR SDRAM，第二代DDR SDRAM，第三代DDR2 SDRAM，第四代DDR3 SDRAM.(顯卡上的DDR已經(jīng)發(fā)展到DDR5)第一代與第二代SDRAM均采用單端（Single-Ended）時鐘信號,第三代與第四代由于工作頻率比較快，所以采用可降低干擾的差分時鐘信號作為同步時鐘。SDR SDRAM的時鐘頻率就是數(shù)據(jù)存儲的頻率，第一代存用時鐘頻率命名，如pc100，pc133則表明時鐘信號為100或133MHz，數(shù)據(jù)讀寫速率也為100或133MH

51、z。之后的第二，三，四代DDR（Double Data Rate）存則采用數(shù)據(jù)讀寫速率作為命名標準，并且在前面加上表示其DDR代數(shù)的符號，PC-即DDR，PC2=DDR2，PC3=DDR3。如PC2700是DDR333，其工作頻率是333/2=166MHz，2700表示帶寬為2.7G。DDR的讀寫頻率從DDR200到DDR400，DDR2從DDR2-400到DDR2-800，DDR3從DDR3-800到DDR3-1600。5.5.3 FLASH存儲器的工作原理與控制方式FLASH存儲器是閃速存儲器，它的主要特點是在不加電的情況下能長期保持存儲的信息。就其本質(zhì)而言，F(xiàn)lash Memory屬于E

52、EPROM(電擦除可編程只讀存儲器)類型。它既有ROM的特點，又有很高的存取速度，而且易于擦除和重寫， 功耗很小。閃存的存儲單元為三端器件，與場效應(yīng)管有一樣的名稱：源極、漏極和柵極。柵極與硅襯底之間有二氧化硅絕緣層，用來保護浮置柵極中的電荷不會泄 漏。采用這種結(jié)構(gòu)，使得存儲單元具有了電荷保持能力，就像是裝進瓶子里的水，當你倒入水后，水位就一直保持在那里，直到你再次倒入或倒出，所以閃存具有記憶能力。圖4 閃存存儲單元結(jié)構(gòu)圖與場效應(yīng)管一樣，閃存也是一種電壓控制型器件。NAND型閃存的擦和寫均是基于隧道效應(yīng)，電流穿過浮置柵極與硅基層之間的絕緣層，對浮置柵極進行充電（寫數(shù) 據(jù)）或放電（擦除數(shù)據(jù)）。而N

53、OR型閃存擦除數(shù)據(jù)仍是基于隧道效應(yīng)（電流從浮置柵極到硅基層），但在寫入數(shù)據(jù)時則是采用熱電子注入方式（電流從浮置柵極到 源極）。目前各類 DDR 、 SDRAM 或者 RDRAM 都屬于揮發(fā)性存，只要停止電流供應(yīng)存中的數(shù)據(jù)便無法保持，因此每次電腦開機都需要把數(shù)據(jù)重新載入存； 閃存則是一種不揮發(fā)性（ Non-Volatile ）存，在沒有電流供應(yīng)的條件下也能夠長久地保持數(shù)據(jù)，其存儲特性相當于硬盤，這項特性正是閃存得以成為各類便攜型數(shù)字設(shè)備的存儲介質(zhì)的基礎(chǔ)。 NAND閃存的存儲單元則采用串行結(jié)構(gòu)，存儲單元的讀寫是以頁和塊為單位來進行（一頁包含若干字節(jié)，若干頁則組成儲存塊，NAND的存儲塊大小為8到3

54、2KB），這種結(jié)構(gòu)最大的優(yōu)點在于容量可以做得很大，超過512MB容量的NAND產(chǎn)品相當普遍， NAND閃存的成本較低，有利于大規(guī)模普與。 NAND 閃存的缺點在于讀速度較慢，它的I/O端口只有8個，比NOR要少多了。這區(qū)區(qū) 8個I/O 端口只能以信號輪流傳送的方式完成數(shù)據(jù)的傳送，速度要比NOR閃存的并行傳輸模式慢得多。再加上NAND閃存的邏輯為電子盤模塊結(jié)構(gòu)，部不存在專門的存儲控制器，一旦出現(xiàn)數(shù)據(jù)壞塊將無法修，可靠性較NOR閃存要差。 NAND閃存被廣泛用于移動存儲、數(shù)碼相機、 MP3播放器、掌上電腦等新興數(shù)字設(shè)備中。由于受到數(shù)碼設(shè)備強勁發(fā)展的帶動， NAND閃存一直呈現(xiàn)指數(shù)級的超高速增長.N

55、OR和NAND是現(xiàn)在市場上兩種主要的非易失閃存技術(shù)。Intel于1988年首先開發(fā)出NOR flash技術(shù),徹底改變了原先由EPROM和EEPROM一統(tǒng)天下的局面。緊接著,1989年,東芝公司發(fā)表了NAND flash結(jié)構(gòu),強調(diào)降低每比特的成本,更高的性能,并且象磁盤一樣可以通過接口輕松升級。但是經(jīng)過了十多年之后,仍然有相當多的硬件工程師分不清NOR和NAND閃存。相“flash存儲器”經(jīng)?？梢耘c相“NOR存儲器”互換使用。許多業(yè)人士也搞不清楚NAND閃存技術(shù)相對于NOR技術(shù)的優(yōu)越之處,因為大多數(shù)情況下閃存只是用來存儲少量的代碼,這時NOR閃存更適合一些。而NAND則是高數(shù)據(jù)存儲密度的理想解決

56、方案。 NOR的特點是芯片執(zhí)行(XIP, eXecute In Place),這樣應(yīng)用程序可以直接在flash閃存運行,不必再把代碼讀到系統(tǒng)RAM中。NOR的傳輸效率很高,在14MB的小容量時具有很高的成本效益,但是很低的寫入和擦除速度大大影響了它的性能。NAND結(jié)構(gòu)能提供極高的單元密度,可以達到高存儲密度,并且寫入和擦除的速度也很快。應(yīng)用NAND的困難在于flash的管理和需要特殊的系統(tǒng)接口。六、實習過程1. VGA接口的動畫顯示控制（一）設(shè)計原理VGA信號時序圖5所示是計算機VGA(640×480，60Hz圖像格式的信號時序圖，其點時鐘DCLK為25.175MHz,場頻為59.9

57、4Hz。圖中Vsync為場同步信號，場周期Tvsync為16.683ms，每場有525行，其中480行為有效顯示行，45行為場消隱期。場同步信號Vs每場有一個脈沖，該脈沖的低電平寬度twv為63us（2行）。場消隱期包括場同步時間twv、場消隱前肩thv（13行）、場消隱后肩tvh（30行），共45行。行周期Thsynv為31.78us，每顯示行包括800點，其中640點為有效顯示區(qū)，160點為行消隱期（非顯示區(qū)）。圖5 圖像格式的信號時序    同步信號Hs每行有一個脈沖，該脈沖的低電平寬度twh為3.81us（即96個DCLK）；行消隱期包括行同步時間twh，

58、行消隱前肩thc（19個DCLK）和行消隱后肩tch（45個DCLK），共160個點時鐘(復合消隱信號是行消隱信號和場消隱信號的邏輯與，在有效顯示期復合消隱信號為高電平，在非顯示區(qū)域它是低電平。(二)設(shè)計方案VGA時序信號與彩條信號的產(chǎn)生    在設(shè)計彩色PDP的存儲和控制電路時，使用了Altera公司的FPGA來對圖像進行存儲和整理，并產(chǎn)生驅(qū)動電路需要的各種控制波形。為了方便調(diào)試電路，開始調(diào)試時，不是使用接口電路板，而是使用FPGA中的剩余邏輯來產(chǎn)生VGA，SVGA等格式的時序信號和彩條信號，所產(chǎn)生的信號穩(wěn)定可靠。同時，還可以通過彩條模式選擇按鍵的控制來改變彩條

59、模式，產(chǎn)生豎彩條、橫彩條、棋盤格等各種彩條模式，極方便了電路調(diào)試。下面僅以VGA格式為例作簡單的介紹。1. VGA時序信號產(chǎn)生模塊VGA時序信號產(chǎn)生模塊包括行點數(shù)計數(shù)器h_cnt、場行數(shù)計數(shù)器v_cnt、行同步產(chǎn)生狀態(tài)機h_state和場同步產(chǎn)生狀態(tài)機v_state等。其中，行點數(shù)計數(shù)器是800進制計數(shù)器，場行數(shù)計數(shù)器是525進制計數(shù)器(行同步狀態(tài)機h_state有h_video、h_front、h_sync、h_back四種狀態(tài)，它根據(jù)行點數(shù)計數(shù)器的計數(shù)值來進行狀態(tài)轉(zhuǎn)換；場同步狀態(tài)機v_state有v_video,v_Front,v_sync,v_Back四種狀態(tài),它根據(jù)場行數(shù)計數(shù)器的計數(shù)值來進行狀態(tài)翻轉(zhuǎn)。這兩個狀態(tài)機的狀態(tài)轉(zhuǎn)移圖分別如圖6和圖7所示。圖6