集成電路分析與設(shè)計課程設(shè)計74hc139,p工藝

1、一目的與任務(wù)4二設(shè)計題目及要求42.1器件名稱42.2 要求的電路性能指標(biāo)42.3 設(shè)計內(nèi)容4三、74HC139芯片介紹4四、電路設(shè)計64.1 工藝與設(shè)計規(guī)則和模型的選取64.2輸出級電路設(shè)計74.2.1 輸出級 N管（W/L）N的計算74.2.2輸出級 P管（W/L）P的計算84.3內(nèi)部基本反相器中的各MOS尺寸的計算94.4內(nèi)部邏輯門MOS尺寸的計算124.5輸入級設(shè)計124.6緩沖級的設(shè)計134.6.1輸入緩沖級134.6.2輸出緩沖級144.7輸入保護(hù)電路設(shè)計154.8 各級N管和P管的尺寸匯總16五、功耗與延遲估算175.1模型簡化175.2功耗估算185.3延遲估算19六、電路模擬

2、206.1直流分析216.2 瞬態(tài)分析216.3 功耗分析22七、版圖設(shè)計227.1 各模塊版圖設(shè)計227.1.1輸入級版圖227.1.2 輸入緩沖級版圖237.1.3 三輸入與非門版圖237.1.4 輸出級版圖247.1.5調(diào)用含有保護(hù)電路的pad元件247.2 總版圖257.3 電路網(wǎng)表匹配（LVS）檢查267.4版圖數(shù)據(jù)提交30八、心得體會32九、參考文獻(xiàn)32一目的與任務(wù)本課程設(shè)計是集成電路分析與設(shè)計基礎(chǔ)的實踐課程，其主要目的是使學(xué)生在熟悉集成電路制造技術(shù)、半導(dǎo)體器件原理和集成電路分析與設(shè)計基礎(chǔ)上，訓(xùn)練綜合運用已掌握的知識，利用相關(guān)軟件，初步熟悉和掌握集成電路芯片的系統(tǒng)設(shè)計電路設(shè)計及模擬

3、版圖設(shè)計版圖驗證等正向設(shè)計方法二設(shè)計題目及要求2.1器件名稱含2個24譯碼器的74HC139芯片（根據(jù)要求使用工藝及規(guī)則：MOSISI：mhp_ns8，自選用ml2_125.md模型）2.2 要求的電路性能指標(biāo)（1）可驅(qū)動10個LSTTL電路（相當(dāng)于15PF電容負(fù)載）；（2）輸出高電平時，；（3）輸出低電平時，；（4）輸出級充放電時間，；（5）工作電源是5V，常溫工作，工作頻率，總功耗。2.3 設(shè)計內(nèi)容1.功能分析及邏輯設(shè)計；2.電路設(shè)計及器件參數(shù)計算；3.估算功耗與延時；4.電路模擬與仿真；5.版圖設(shè)計；6.版圖檢查：DRC與LVS；7.后仿真(選做)；8.版圖數(shù)據(jù)提交。三、74HC139芯

4、片介紹74HC139是包含兩個2線 4線譯碼器的高速CMOS數(shù)字電路集成芯片，能與TTL集成電路芯片兼容，它的管腳圖如圖1所示，其邏輯真值表如表1所示。圖1 74HC139的管腳圖表1 74HC139真值表片選輸入數(shù)據(jù)輸出CsA1A0Y0Y1Y2Y300001110011011010110101111101××111174HC139的邏輯表達(dá)式：，74HC139的邏輯圖如圖2所示：圖2 74HC139的邏輯圖四、電路設(shè)計4.1 工藝與設(shè)計規(guī)則和模型的選取 1.工藝與設(shè)計規(guī)則：MOSIS: mhp_ns8 2.模型：m12_125.md*.model nmos nmos+ L

5、evel=2 Ld=0.0u Tox=225.00E-10+ Nsub=1.066E+16 Vto=0.622490 Kp=6.326640E-05+ Gamma=.639243 Phi=0.31 Uo=1215.74+ Uexp=4.612355E-2 Ucrit=174667 Delta=0.0+ Vmax=177269 Xj=.9u Lambda=0.0+ Nfs=4.55168E+12 Neff=4.68830 Nss=3.00E+10+ Tpg=1.000 Rsh=60 Cgso=2.89E-10+ Cgdo=2.89E-10 Cj=3.27E-04 Mj=1.067+ Cjsw=1

6、.74E-10 Mjsw=0.195.model pmos pmos+ Level=2 Ld=.03000u Tox=225.000E-10 + Nsub=6.575441E+16 Vto=-0.63025 Kp=2.635440E-05+ Gamma=0.618101 Phi=.541111 Uo=361.941+ Uexp=8.886957E-02 Ucrit=637449 Delta=0.0+ Vmax=63253.3 Xj=0.112799u Lambda=0.0 + Nfs=1.668437E+11 Neff=0.64354 Nss=3.00E+10+ Tpg=-1.00 Rsh=1

7、50 Cgso=3.35E-10+ Cgdo=3.35E-10 Cj=4.75E-04 Mj=.341+ Cjsw=2.23E-10 Mjsw=0.3074.2輸出級電路設(shè)計據(jù)要求，輸出級等效電路如圖3所示。輸入Vi為前一級的輸出，可認(rèn)為是理想的輸出，即ViLVss=0V，ViH=VDD=5V。圖3 輸出級等效電路4.2.1 輸出級 N管（W/L）N的計算當(dāng)輸入為高電平時，輸出為低電平，N管導(dǎo)通，后級TTL有較大的灌電流輸入，要求|IOL|4mA，VOL，max=0.4V，依據(jù)NMOS管的理想電流方程分段表達(dá)式：根據(jù)設(shè)計要求和部分從模型讀出的參數(shù)可知：Vg=5V ， Vs=0V ， Vd= V

8、OL，max=0.4V ，Vto=0.622490Vgs=5V， Vds=0.4V ， =5V-0.622490V=4.377510V所以NMOS工作在線性區(qū)Tox=225.00E-10m |IOL|=Ids= 取相鄰整數(shù) 4.2.2輸出級 P管（W/L）P的計算當(dāng)輸入為低電平時，輸出為高電平，P管導(dǎo)通。同時要求N管和P管的充放電時間tr=tf，分別求出這兩個條件下的（W/L）P，min極限值，然后取大者。以|IOH|20A，VOH，min=4.4V為條件計算（W/L）P，min極限值：用PMOS管的理想電流方程分段表達(dá)式：PMOS低電平導(dǎo)通，Vs=5V Vg=0V Vd=4.4V Tox=2

9、25.000E-10m Vto=-0.63025V Uo=361.941 Vgs= -5V Vds= -0.6V < PMOS工作在線性區(qū)Ids= 取相近整數(shù) 又N管和P管的充放電時間tr和tf表達(dá)式分別為： 以tr=tf為條件計算（W/L）P，min極限值。=1即 取整數(shù)值=48比較和中（W/L）P，min值，取大值者=48作為輸出級的（W/L）P值。4.3內(nèi)部基本反相器中的各MOS尺寸的計算內(nèi)部基本反相器如圖4所示，它的N管和P管尺寸依據(jù)充放電時間tr和tf方程來求。關(guān)鍵點是先求出式中CL（即負(fù)載）。圖4 內(nèi)部反相器它的負(fù)載由以下三部分電容組成：本級漏極的PN結(jié)電容CPN；下級的柵電

10、容Cg；連線雜散電容CS。本級漏極PN結(jié)電容CPN計算CPNCj×（Wb）+Cjsw×(2W+2b)其中Cj是每um2的結(jié)電容，Cjsw是每um的周界電容，b為有源區(qū)寬度，可從設(shè)計規(guī)則獲取。如若最小孔為2×2，孔與多晶硅柵的最小間距為2，孔與有源區(qū)邊界的最小間距為2，則取b6,L=2,Cj和Cjsw可用相關(guān)公式計算，或從模型庫選取，或用經(jīng)驗數(shù)據(jù)。在此次設(shè)計中。并且在圖4中的ml2_125.md模型庫中找到：，。=0.4um總的漏極PN結(jié)電容應(yīng)是N管 和P管的總和，即：CPN(Cj,N×WNCj,P×WP）bCjsw,N×(2

11、WN2b)Cjsw,P×(2WP2b)=(3.27E-4×WN4.75E-4×WP）b1.74E-10×(2WN12)2.23E-10×(2WP12)=1.13E-9×WN1.586E-9×WP +1.9056E-15柵電容Cg計算CgCg.NCg.P （WNWP）L 此處WN和WP為與本級漏極相連的下一級N管 和P管的柵極尺寸，近似取輸出級的WN和WP值。Cg=（WNWP）L=1.534（2896）2 =6.086F此處WN和WP為與本級漏極相連的下一級N管 和P管的柵極尺寸，近似取輸出級的WN和WP值。連線雜散電容CSC

12、S一般CPNCg10CS，可忽略CS作用。因此，內(nèi)部基本反相器的總負(fù)載電容CL為上述各電容計算值之和。1.13E-9×WN1.586E-9×WP +6.086把CL代入tr和tf的方程式，并根據(jù)tr=tf25ns的條件，設(shè)tr=tf=0.3ns代入得到 =8根據(jù)之前的計算可知所以 WP=3.29WN代入上式，求解，得到WN=3.8 WP=13因此 4.4內(nèi)部邏輯門MOS尺寸的計算內(nèi)部邏輯門的電路如圖5所示。根據(jù)截止延遲時間tpLH和導(dǎo)通延遲時間tpHL的要求，在最壞情況下，必須保證等效N管、P管的等效電阻與內(nèi)部基本反相器的相同，這樣三輸入與非門就相當(dāng)于內(nèi)部基本反相器了。因此

13、，N管的尺寸放大3倍，而P管尺寸不變，即：圖5 內(nèi)部邏輯門的電路4.5輸入級設(shè)計由于本電路是與TTL兼容，TTL的輸入電平ViH可能為2.4V，如果按正常內(nèi)部反相器進(jìn)行設(shè)計，則N1、P1構(gòu)成的CMOS將有較大直流功耗。故采用如圖6所示的電路，通過正反饋的P2作為上提拉管，使ViH較快上升，減小功耗，加快翻轉(zhuǎn)速度。圖6 輸入級電路（1）輸入級提拉管P2的（W/L）P2計算為了節(jié)省面積，同時又能使ViH較快上升，?。╓/L）P21。為了方便畫版圖，此處的W允許取6。所以（W/L）P2 =（2）輸入級P1管（W/L）P1的計算此P1管應(yīng)取內(nèi)部基本反相器的尺寸即（3）輸入級N1管（W/L）N1的計算由

14、于要與TTL電路兼容，而TTL的輸出電平在0.42.4V之間，因此要選取反相器的狀態(tài)轉(zhuǎn)變電平：又知：式中，0.48 解得=3.82 所以=30.3934.6緩沖級的設(shè)計4.6.1輸入緩沖級由74HC139的邏輯圖可知，在輸入級中有三個信號：Cs、A1、A0。其中Cs經(jīng)一級輸入反相器后，形成，用去驅(qū)動4個三輸入與非門，故需要緩沖級，使其驅(qū)動能力增加。同時為了用驅(qū)動，必須加入緩沖門。由于A1、A0以及各驅(qū)動內(nèi)部與非門2個，所以可以不用緩沖級。圖7 Cs的緩沖級Cs的緩沖級設(shè)計過程如下：Cs的緩沖級與輸入級和內(nèi)部門的關(guān)系如圖7所示。圖中M1為輸入級，M2為內(nèi)部門，M3為緩沖級驅(qū)動門。M1的P管和N管

15、的尺寸即為上述所述的輸入級CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即為內(nèi)部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由級間比值（相鄰級中MOS管寬度增加的倍數(shù)）來確定。N為扇出系數(shù)，它的定義是：在本例中，前級等效反相器柵的面積為M2的P管和N管的柵面積總和，下級柵的面積為4個三輸入與非門中與Cs相連的所有P管和N管的柵面積總和。N=5.8從中得出M3管尺寸為： 4.6.2輸出緩沖級由于輸出級部分要驅(qū)動TTL電路，其尺寸較大，因而必須在與非門輸出與輸出級之間加入一級緩沖門M1，如圖8所示。將與非門M0等效為一個反相器，類似上述Cs的緩沖級設(shè)計，計算出M1的P管和N管

16、的尺寸。圖8 輸出緩沖級所以，=從中得出M1管尺寸為： 4.7輸入保護(hù)電路設(shè)計因為MOS器件的柵極有極高的絕緣電阻，當(dāng)柵極處于浮置狀態(tài)時，由于某種原因（如觸摸），感應(yīng)的電荷無法很快地泄放掉。而MOS器件的柵氧化層極薄，這些感應(yīng)的電荷使得MOS器件的柵與襯底之間產(chǎn)生非常高的電場。該電場強度如果超過柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使MOS器件失效，因此要設(shè)置保護(hù)電路。輸入保護(hù)電路有單二極管、電阻結(jié)構(gòu)和雙二極管、電阻結(jié)構(gòu)。圖9所示的為雙二極管、電阻結(jié)構(gòu)輸入保護(hù)電路。保護(hù)電路中的電阻可以是擴(kuò)散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為300500。二極管的有效面積可取500m2，或用Shock

17、ley方程計算。輸入保護(hù)電路的版圖可按相關(guān)的版圖設(shè)計要求自己設(shè)計，也可調(diào)用單元庫中的pad單元版圖。由于本次版圖設(shè)計中調(diào)用單元庫中的pad標(biāo)準(zhǔn)單元版圖，因其包含保持電路，就不必另外的保護(hù)電路設(shè)計。圖9 輸入保護(hù)電路至此，完成了全部器件的參數(shù)計算。4.8 各級N管和P管的尺寸匯總輸出級 N管輸出級 P管=48內(nèi)部基本反相器內(nèi)部基本反相器內(nèi)部邏輯門MOS輸入級提拉管P2（W/L）P2 =1輸入級P1管輸入級N1管=31輸入緩沖級輸出緩沖級五、功耗與延遲估算在估算延時、功耗時，從輸入到輸出選出一條級數(shù)最多的去路進(jìn)行估算。在74HC139電路從輸入到輸出的所有各支路中，只有Cs端加入了緩沖級，其級數(shù)最

18、多，延時與功耗最大，因此在估算74HC139芯片的延時、功耗時，就以Cs支路電路圖(如圖10所示)來簡化估算。圖10 估算延時、功耗Cs支路電路5.1模型簡化由于在實際工作中，四個三輸入與非門中只有一個可被選通并工作，而另三個不工作，所以估算功耗時只估算上圖所示的支路即可。在Cs端經(jīng)三級反相器后，與四個三輸入與非門相連，但圖10所示的支路與另外不工作的三個三輸入與非門斷開了，所以用負(fù)載電容CL1來等效與另外三個不工作的三輸入與非門電路，而將工作的一個三輸入與非門的兩個輸入接高電平，只將Cs端信號加在反相器上。在X點之前的電路，由于A0，A1，Cs均為輸入級，雖然A0、A1比Cs少一個反相器，作

19、為工程估算，可以認(rèn)為三個輸入級是相同的，于是，估算功耗時對X點這前的部分只要計算Cs這一個支路，最后將結(jié)果乘以3倍就可以了。在X點之后的電路功耗，則只計算一個支路。5.2功耗估算CMOS電路的功耗中一般包括靜態(tài)功耗、瞬態(tài)功耗、交變功耗。由于CMOS電路忽略漏電，靜態(tài)功耗近似為0，工作頻率不高時，也可忽略交變功耗，則估算時只計算瞬態(tài)功耗PT即可。按下列公式計算瞬態(tài)功耗。PT=CL總Vdd2fmax其中：1.13E-9+1.586E-9+1.9056E-15+2.23E-1012 =8.36E-14 + 1.07E-13 +5.8268E-15 +2.676E-15 =7.964E-13=1.13

20、E-9×(12)1.586E-9×(14)+1.9056E-15=5.65E-14+2.252E-13+7.62E-15=2.893E-13 =1.534E-3 =4.66E-13=5.89E-13=2.393E-13=7.964E-13+4.66E-13+2.393E-13 )+2.893E-13+5.89E-13+1.5E-11=2.038F所以=15.287對于74HC139器件，整個芯片功耗為2PT =30.575（滿足設(shè)計要求）5.3延遲估算算出每一級等效反相器延遲時間，總的延遲時間為各級（共6級）延遲時間的總和。各級等效反相器延遲時間可用下式估算：圖011 延遲

21、時間，上升與下降時間 =延遲估算如表所示：各級器件序號（左起）12.3096180E-114.8860616E-1021.5113877E-101.4700612E-1035.4760976E-111.5979087E-1041.2822330E-101.2471724E-1052.5425854E-102.4730624E-1062.4119836E-102.3460316E-1077.4222557E-112.8877223E-1082.2509497E-102.1894010E-1094.1637150E-094.1360321E-09表4 延遲估算計算值匯總由表4可得：，滿足設(shè)計要求。

22、六、電路模擬電路模擬中為了減小工作量，使用上述功耗與延遲估算部分用過的Cs支路電路圖。為了計算出功耗，在兩個電源支路分別加入一個零值電壓源VI1和VI2，電壓值為零（如圖12所示），在模擬時進(jìn)行直流掃描分析，然后就可得出功耗。圖12 電路模擬用Cs支路電路把此電路圖轉(zhuǎn)化為SPICE文件，加入電路特性分析指令和控制語句。6.1直流分析當(dāng)VCS由0.4V變化到2.4V過程中，觀察波形得到閾值電壓（狀態(tài)轉(zhuǎn)變電平）VI。從直流分析可以看出，閾值電壓恰好等于1.4V，和設(shè)計的理想情況吻合，滿足設(shè)計要求。6.2 瞬態(tài)分析從瞬態(tài)分析波形圖中可以看出TpLH=4.2ns tpHL=7.3ns tr=7.88n

23、s tf=13.66ns所以 tpd,total=5.38ns<25ns所以器件延遲時間和延遲估計相近，且滿足設(shè)計要求。6.3 功耗分析由波形圖可以看出，使用ml2_125.md模型設(shè)計的74HC139的P(V21)=4.68mW P(V22)=0.0mW所以 Ptotal=28.08，與功耗估計的30.575mW非常接近，且滿足設(shè)計要求。七、版圖設(shè)計7.1 各模塊版圖設(shè)計7.1.1輸入級版圖7.1.2 輸入緩沖級版圖7.1.3 三輸入與非門版圖7.1.4 輸出級版圖7.1.5調(diào)用含有保護(hù)電路的pad元件pad元件版圖7.2 總版圖未加pad的74HC139整體版圖在總電路圖中調(diào)用MOS

24、ISI：mhp_ns8中的EXT PAD單元模型，把pad中的信號端及保護(hù)電路的電源端和接地端與電路版圖的相應(yīng)端口對接好。得到包含保護(hù)電路的完整版圖：7.3 電路網(wǎng)表匹配（LVS）檢查 電路圖提取的網(wǎng)表文件(.sp)與版圖提取的網(wǎng)表文件(.spc)，進(jìn)行元件和節(jié)點的匹配檢查。如果匹配，表明版圖的連接及版圖中各管子的生成是正確的。因此，只要保證電路圖是正確的，LVS檢查就可以驗證版圖的正確性。總原理圖由電路圖提取網(wǎng)表文件與電路版圖提取的網(wǎng)表文件，通過LVS進(jìn)行對比匹配。打開Layout Versus Schematic.exe，新建.lvs文件進(jìn)行參數(shù)設(shè)置。設(shè)置完后按下進(jìn)行匹配。經(jīng)過LVS檢驗，

25、證明版圖和原理圖完全對等，版圖設(shè)計沒有錯誤。7.4版圖數(shù)據(jù)提交將設(shè)計的版圖轉(zhuǎn)換成制造掩模用的碼流數(shù)據(jù)，用GDS-II格式。將在L-EDIT的界面，點擊FileExport Mask DataGDS-IIEXPORT，即可得到（.gds）以及（.log）的文件。如下面列出了（.log）的內(nèi)容：GDSII Export.TDB File: F:bantutotal2Layout1.tdbGDSII File: F:bantutotal2Layout1.gdsOption Settings:Do not export hidden objects: ONOverwrite data type on

26、export: ONCalculate MOSIS checksum: OFFCheck for self-intersecting polygons and wires: OFFWrite XRefCells as links: OFFPreserve case of cell names: ONRestrict cell names to 32 characters.All cells are being exportedUse custom GDSII units: 1 database unit = 0.001 microns, 1 database unit = 0.001 user

27、 units.Fracture polygons: OFFManufacturing grid for circle and curve approximation: 0.001 LambdaAll ports with port boxes will be converted to point portsChecking X-Ref Cell links .Checking GDSII Numbers .Checking for Hidden Layers and Objects .Warning #14: Found Port(s) in cell Cell0 on layer ntran with no GDSII Number. (Action: Ignored these objects) Warning #14: Found Port(s) in cell Cell0 on layer ptran with no GDSII Number. (Action: Ignored these objects) Writing actual GDSII data .Completed writing actual GDSII data .Summary:Export completed - 0 error(s), 2 warning(s