半定制設(shè)計——LS計數(shù)器功能模塊分析

1、數(shù)字集成電路課程設(shè)計實踐教學要求與任務(wù): 74ls169計數(shù)器:（1）74LS169計數(shù)器功能模塊；（2）工作時鐘10kHz即可；（3）使用SMIC工藝庫smic18mm_1P6M完成設(shè)計；（4）完成全部流程：設(shè)計規(guī)范文檔、模塊設(shè)計、代碼輸入、功能仿真、約束與綜合、布局布線、時序仿真、物理驗證等。工作計劃與進度安排:第1-2天：講解題目，準備參考資料，檢查、調(diào)試實驗軟硬件，進入設(shè)計環(huán)境，開始設(shè)計方案和驗證方案的準備；第3-5天：完成設(shè)計，經(jīng)指導老師驗收后進入模塊電路設(shè)計（驗收設(shè)計文檔）；第6-9天：完成模塊電路代碼輸入，并完成代碼的仿真（驗收代碼與仿真結(jié)果）；第 9-10天：約束設(shè)計，綜合（驗

2、收約束與綜合結(jié)果）；第11-12天：布局布線，完成版圖（驗收版圖結(jié)果）；第13-14天：物理驗證、后仿真，修改設(shè)計（驗收物理驗證結(jié)果和時序仿真結(jié)果）；第15天：整理設(shè)計資料，驗收合格后進行答辯。摘 要計數(shù)器74ls169 為可預置的 4 位二進制同步加/減計數(shù)器。當置入控制端（LOAD）為低電平時，在CLOCK上升沿作用下，輸出端dout（QAQD）與數(shù)據(jù)輸入端din（AD）相一致。169 的計數(shù)是同步的，靠CLOCK同時加在 4 個觸發(fā)器上而實現(xiàn)。當ENP和ENT均為低電平時，在CLOCK上升沿作用下QAQD同時變化，從而消除了異步計數(shù)器中出現(xiàn)的計數(shù)尖峰。當計數(shù)方式控制（U/D）為高電平時進

3、行加計數(shù)，當計數(shù)方式控制（U/D）為低電平時進行減計數(shù)。169 有超前進位功能。當計數(shù)溢出時，進位端（RC OUT）輸出一個低電平。本文介紹了在Design Compiler下進行邏輯綜合和腳本相關(guān)約束，然后根據(jù)DC綜合后的網(wǎng)表，使用Encounter進行自動布局布線，再使用ModelSim進行功能后仿真、分析后仿真波形得出結(jié)果。完成了功能和時序仿真，從而保證了設(shè)計的功能與時序的正確性。關(guān)鍵詞 計數(shù)器；Verilog HDL；tcl；仿真； Design Compiler；邏輯綜合；Encounter；物理驗證；后仿真；目 錄引 言11 功能描述及電路設(shè)計21.1 電路性能21.2 電路接口2

4、1.3 電路結(jié)構(gòu)32功能仿真42.1 仿真的功能列表42.2 頂層仿真平臺與激勵42.3 電路功能仿真結(jié)果53約束及邏輯綜合73.1 約束策略73.2 腳本73.3 綜合文件93.4 綜合環(huán)境103.5 綜合過程104 布局布線134.1 文件準備134.2 布局布線過程144.3 物理驗證165 后仿真186 總結(jié)19參考文獻20附錄一21附錄二23附錄三26附錄四27引 言集成電路是電子工業(yè)的基礎(chǔ)。以集成電路為基礎(chǔ)的電子信息產(chǎn)業(yè)的發(fā)展，對國民經(jīng)濟發(fā)展、產(chǎn)業(yè)技術(shù)創(chuàng)新能力的提高及現(xiàn)代國防建設(shè)都具有極其重要的作用。而集成電路設(shè)計業(yè)則是集成電路產(chǎn)業(yè)鏈的核心。隨著集成電路技術(shù)的發(fā)展，集成電路設(shè)計的手

5、段也經(jīng)歷了從手工設(shè)計到計算機輔助設(shè)計(CAD)、計算機輔助制造(CAM)、計算機輔助測試(CAT)和計算機輔助工程(CAE)。在20世紀90年代開始逐步發(fā)展到電子設(shè)計自動化(Electronics Design Automation,EDA)階段。CAD/EDA工具已經(jīng)成為當今集成電路設(shè)計和制造流程中的必不可少的部分1。Synopsys是為全球集成電路設(shè)計提供電子設(shè)計自動化(EDA)軟件工具的主導企業(yè)。為全球電子市場提供技術(shù)先進的IC設(shè)計與驗證平臺，致力于復雜的芯片上系統(tǒng)(SoCs)的開發(fā)。同時，Synopsys公司還提供知識產(chǎn)權(quán)和設(shè)計服務(wù)，為客戶簡化設(shè)計過程，提高產(chǎn)品上市速度。Cadence

6、公司的電子設(shè)計自動化（Electronic Design Automation）產(chǎn)品涵蓋了電子設(shè)計的整個流程，包括系統(tǒng)級設(shè)計，功能驗證，IC綜合及布局布線，模擬、混合信號及射頻IC設(shè)計，全定制集成電路設(shè)計，IC物理驗證，PCB設(shè)計和硬件仿真建模等。Cadence公司工具SoC encounter是一完整的設(shè)計平臺，可以完成從RTL輸入到GDS輸出的所有半定制IC設(shè)計流程。我們在設(shè)計中主要采用其版圖規(guī)劃（Floorplan）、布局（placement）、布線（route）、時鐘樹綜合（CTS）、信號完整性分析（SI），以及RC提取等功能，也就是完成后端設(shè)計。本設(shè)計采用Verilog HDL語言描

7、述，設(shè)計一個計數(shù)器，Design Compiler進行約束及綜合。Design Compiler的操作有Tcl命令來實現(xiàn)，使用Encounter進行布局布線，還要用Modelsim進行功能仿真和后仿真，實驗環(huán)境為Linux操作系統(tǒng)。完成一次RISC程序存儲器的全流程設(shè)計。1 功能描述及電路設(shè)計1.1 電路性能四位二進制同步計數(shù)器74LS169真值表見下圖1.1.其中LD為置數(shù)端，當其為低電平時，輸出置成d1，d2，d3，d4。CTt(ENt)和CTp(ENp)為兩個計數(shù)控制端。U/D為計數(shù)控制方式，當其為高電平時進行加計數(shù)，當其為低電平時進行減計數(shù)。RPPLE CARRY OUT為進位端，當計

8、數(shù)溢出時，其為低電平。 表1.1真值表 輸 入輸 出LDENpENtU/DClkD0D1D2D3Q0Q1Q2Q30xxx1d0d1d2d3d0d1d2d310011xxxx 加計數(shù)10001xxxx 減計數(shù)11xxxxxxx 保 持1x1xxxxxx 保 持1.2 電路接口74ls169電路有時鐘信號，置數(shù)控制信號，計數(shù)控制信號，計數(shù)方式控制信號等信號。具體接口如下表1.2所示。表1.2 接口信號表 名稱IO屬性 描述備注clkin時鐘輸入端上升沿有效LDin 輸入信號1bit，置數(shù)端低電平有效Ent/ENpin 輸入信號1bit，計數(shù)控制端 低電平有效U/Din輸入信號1bit，加/減計數(shù)方

9、式控制端高電平加計數(shù)低電平減計數(shù)din3:0in輸入信號4bitd1 d2 d3 d4dout4:0out輸出信號4bitQa Qb Qc Qd1.3 電路結(jié)構(gòu)依照功能，74ls169電路的功能框圖如下所示。圖1.1 電路功能框2 功能仿真這里使用Mentor公司的Modelsim，Modelsim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，

10、是FPGA/ASIC設(shè)計的首選仿真軟件。2.1仿真的功能列表功能仿真針對每一條設(shè)計需要實現(xiàn)的功能進行。設(shè)計中要求實現(xiàn)的、需要仿真列表如下：1) 時鐘信號當有時鐘時電路正常工作；沒有時鐘信號時，除復位外所有的輸入沒有響應，所有的輸出沒有變化。2）置數(shù)功能當置數(shù)控制信號有效時，當前輸出為預置值。3) 加計數(shù)功能當計數(shù)方式控制信號為高電平時進行加計數(shù)。4）減計數(shù)功能當計數(shù)方式控制信號為低電平時進行減計數(shù)。5）保持功能當計數(shù)控制信號為低電平時保持當前計數(shù)。6）進位功能當計數(shù)溢出時，進位為低電平。2.2 頂層仿真平臺與激勵仿真激勵的構(gòu)造是針對需要驗證的功能的，測試文件為ls74_169_tb.v,將ls

11、169.v中的激勵信號引入，加載到例化的功能模塊中，這里采用查看波形的方式確認輸出是否正確。激勵直接測試輸出是否符合74ls147真值表的真值關(guān)系。需要查看的波形的功能有以下內(nèi)容：輸入波形是否符合激勵設(shè)定的值；輸出是否符合期待的功能。2.3 電路功能仿真結(jié)果1）置數(shù)功能，這里置數(shù)值為9（1001）,當ld信號為低電平時，dout輸出則為9。如下圖所示：圖 3.2.12）加計數(shù)功能，當ud信號為高電平時，進行加計數(shù)，如下圖所示：圖3） 減計數(shù)功能，當ud信號為低電平時，進行減計數(shù)，如下圖所示：圖4）保持功能，當計數(shù)控制端為高電平時，保持當前狀態(tài)。如圖圖5)進位功能，當輸出溢出時，rc變?yōu)榈碗娖健?/p>

12、如圖圖3約束及邏輯綜合3.1 約束策略約束部分是本次課程設(shè)計的重點內(nèi)容， 對于一個由時鐘控制的數(shù)字邏輯電路來說，時序是最為重要的。本電路分為三個module結(jié)構(gòu)（dc_top.dcLabTop和iopads）。主程序文件dc_topv為主要程序模塊。輸入輸出PAD的文件名為iopads.v。該部分的作用是選擇對應的PAD將功能電路的輸入輸出與外部鏈接，種類和數(shù)量根據(jù)功能電路的接口而定，PAD的選擇根據(jù)需要的電氣特性從庫中選擇。頂層文件為dcLabTop.v，此部分內(nèi)部包含了功能電路和PAD，作用為連接主程序和PAD。3.2 腳本首先是讀入源代碼，也就是HDL文本描述的設(shè)計文件，此處不用制定目錄

13、，Design Compiler會在搜索目錄中搜索。tcl語句如下： read_verilog aa.v dcLabTop.v iopads.v 讀入設(shè)計原文件后，一般設(shè)定當前設(shè)計，這樣約束條件才可能有針對性的施加。tcl語句如下： current_design dcLabTop 設(shè)定當前設(shè)計后，要完成鏈接，也就是將設(shè)計與庫鏈接起來，用于映射過程中搜索相應的單元，完成綜合。tcl語句如下： Link 檢查設(shè)計，主要完成檢查轉(zhuǎn)換的設(shè)計。tcl語句如下： check_design然后對設(shè)計設(shè)定時序約束，這是最重要的一項約束，用于設(shè)定設(shè)計的工作速度。針對不同的設(shè)計部分，有不同的約束方法。針對本次設(shè)計

14、，采用全同步，雙時鐘工作的實際情況。以下語句設(shè)定時鐘及屬性、輸入輸出信號時間余量。設(shè)定名稱為clk0的時鐘，由于采用40M的時鐘，為了給予一定的余量，故設(shè)定時鐘周期為24ns。tcl語句如下：create_clock -name "CLK" -period 1000000 -waveform 500000 1000000.000 CLK 告訴綜合器不要對時鐘網(wǎng)絡(luò)進行驅(qū)動，這個工作將在后續(xù)版圖布局布線中進行。tcl語句如下： set_dont_touch_network get_clocks "CLK"設(shè)定輸入信號最大時間余量。tcl語句如下：set_in

15、put_delay -clock CLK -max -rise 600000 "PRESET EN1 EN2 DATAINT DATAINM"設(shè)定輸出信號最大時間余量。tcl語句如下：set_output_delay -clock CLK -max -rise 600000 "OUT10 OUT6 OUT7 OUT8 OUT9 OUT OUT2 OUT3 OUT4 OUT5"check_timing設(shè)定綜合的操作條件。tcl語句如下：set_operating_conditions -max slow -max_library slow -min fas

16、t -min_library fast設(shè)定線負載模型，本設(shè)計選擇tsmc18_wl20模型。tcl語句如下：set_wire_load_model -name tsmc18_wl20 -library slow設(shè)定扇出最大負載能力。tcl語句如下：set_max_fanout 3285 aa驅(qū)動能力設(shè)定。tcl語句如下：set_max_transition 2.0 aa設(shè)定輸出網(wǎng)表的格式規(guī)則，輸出未優(yōu)化的設(shè)計。tcl語句如下：set verilogout_no_tri trueset_fix_multiple_port_nets -all -buffer_constants輸出時序報告。tcl

17、語句如下： rc > ./rpt/tim.log 輸出網(wǎng)表。tcl語句如下： write -f verilog -hier -o ./rpt/dc_top.sv 輸出綜合數(shù)據(jù)文件。tcl語句如下： write -f ddc -hier -o ./rpt/dc_top.ddc write_sdc ./rpt/dc_top.sdc輸出延時文件。tcl語句如下：write_sdf -version 2.1 ./rpt/dc_top.sdf3.3 綜合文件首先在桌面建立dcLab作為本次實驗dc的操作主目錄。在dcLab目錄下，建立設(shè)計存放目錄如code、約束文件目錄如constrn、輸出網(wǎng)表文

18、件目錄ntlst、報告輸出目錄rpt、log文件目錄log、dc啟動目錄work。在綜合前需要準備以下幾個文件，以便使軟件可以正常工作。.synopsys_dc.setup文件即啟動項文件：在這個文件中，需要將所用到的庫單元文件的路徑和電路設(shè)計文件所存放的路徑寫入，以便軟件在工作時能夠找到這些文件并正確識別。*.v文件：因為本次課程設(shè)計所使用電路描述語言為verilog HDL語言，所以至少需要將頂層TOP設(shè)計文件、功能電路的設(shè)計文件、PAD設(shè)計文件準備好，即準備好一個正確可用的設(shè)計，以便用于約束綜合，本設(shè)計將*.v文件存放在code目錄下。Tcl語句文件：在本次課程設(shè)計中使用的是命令界面，使

19、用Tcl語言進行操作，所以需要準備好相應的Tcl命令，以便對設(shè)計進行約束綜合等相應操作，本設(shè)計將它存放在constrn目錄下。庫文件：本設(shè)計采用的是tsmc公司的0.18um標準單元庫的所有文件，存放在目錄：/opt/eda/designKit/下面，設(shè)計過程中需要查找的話注意路徑與示例中的圖片上所示路徑稍有不同。3.4 綜合環(huán)境本次課程設(shè)計所使用的綜合工具Design Compiler，是運行在Linux操作環(huán)境下。所以要能夠運用簡單的Linux系統(tǒng)命令，以便于能夠正常使用綜合工具。Design Compiler（簡稱DC）是synopsys 公司的ASIC 綜合器產(chǎn)品，它可以完成將硬件。描

20、述語言所做的RTL級描述自動轉(zhuǎn)換成優(yōu)化的門級網(wǎng)表。DC 得到全球60 多個半導體廠商、380 多個工藝庫的支持。Synopsys 的邏輯綜合工具DC占據(jù)91%的市場份額。DC 是工業(yè)界標準的邏輯綜合工具，也是Synopsys 最核心的產(chǎn)品。它使IC 設(shè)計者在最短的時間內(nèi)最佳的利用硅片完成設(shè)計。它根據(jù)設(shè)計描述和約束條件并針對特定的工藝庫將輸入的VHDL或者Verilog 的RTL 描述自動綜合出一個優(yōu)化的門級電路。它可以接受多種輸入格式，如硬件描述語言、原理圖和網(wǎng)表等，并產(chǎn)生多種性能報告，在縮短設(shè)計時間的同時提高設(shè)計性能。3.5 綜合過程3.5.1 綜合流程Design Compiler可以針對

21、層次化的組合電路或者時序電路的速度、面積和可布性進行優(yōu)化。按照所定義的電路的測量特征所要達到的目標，Design Compiler綜合一個電路并將其放入目標庫中，這樣可以生成適用于你的計算機輔助設(shè)計工程（CAE）工具的原理圖或網(wǎng)表。綜合的過程如下：讀入設(shè)計及其子設(shè)計設(shè)置頂層的設(shè)計特性參數(shù)設(shè)置實際時序和面積目標參數(shù)執(zhí)行check_design驗證設(shè)計，識別并且更正錯誤進行Design Compiler優(yōu)化綜合流程如下：設(shè)置啟動項文件讀入源代碼鏈接，設(shè)計檢查時序路徑約束編譯綜合結(jié)束3.5.2 綜合操作過程首先打開Linux中命令終端。進入以準備好的.synopsys_dc.setup文件所在路徑。

22、執(zhí)行命令，打開Design Compiler。進入Tcl命令界面。命令如下：snps_liccd Desktop/dcLab/work/design_vision&運行后，讀入文件將在終端得到如下圖圖3.1界面，即進入DC的界面。圖3.1 Design Compiler的程序界面因為已經(jīng)做好了約束文件mamashuomingziyaochang.con。直接通過圖3.1中下面的TCL命令欄中輸入命令：Source mamashuomingziyaochang.conDC軟件將會進行一系列管腳約束并生成dc_top.sv網(wǎng)表文件和其他的報告文件。圖3.2 生成的dc_top.sv圖圖3.

23、3 TCL命令執(zhí)行圖4 布局布線4.1 文件準備同所有的EDA工具一樣，Encounter在進行設(shè)計之前也要準備文件。一般必須要有時序文件lib、SI工具CeltIC進行信號完整性分析的cdb文件、用于RC提取的電容表文件capTbl、綜合工具輸出的門級綜合網(wǎng)表、定義工藝的版圖交換文件LEF（Library Exchange Format）、時序約束的sdc（Synthesis Design Constraints）文件、PAD位置約束的io文件。其中經(jīng)過Design Compiler對其進行綜合后獲得了網(wǎng)表文件dc_top.sv并修改為dc_top.v文件，以及約束文件dc_top.sdc，

24、pad約束的io文件需要手工書寫。這里， I/O PAD已經(jīng)在綜合前添加進入網(wǎng)表中，所以在布局布線前只需在網(wǎng)表中的頂層模塊下加入電源PAD和拐角連接PAD，就行了如下圖所示。圖4.1 在網(wǎng)表中加入電源PAD和拐角連接PAD然后編寫padio.io文件，一般在設(shè)計導入到Encounter時，為了在設(shè)計導入的時候同時指定設(shè)計中各個PAD具體的位置，這可以通過在導入設(shè)計的同時導入分配PAD位置的文件來完成。本設(shè)計加上VDD和VSS共6個I/O端口和4個拐角連接。4.2 布局布線過程首先打開Linux中命令終端，進入啟動Encounter的工作目錄，執(zhí)行命令，打開Encounter。SOC Encou

25、nter軟件正常啟動后按照以下流程操作：1) Design_import，讀入設(shè)計所需要的庫文件和設(shè)計文件；2) FloorPlan，對整個版圖進行布局規(guī)劃；3) Global Net Connection，把標準單元，電源PAD等版圖中用到的cell 的pin 和電源的net 一一對應起來；4) Add Power Rings，添加core的電源環(huán)和地環(huán)，在數(shù)字標準單元區(qū)域的周圍放置power ring，用于提供數(shù)字部分的電源和地；5) Add Stripes，用于在芯片中插入一些橫的豎的電源線，保證供電；6) Special Route (SRoute)，把標準單元的電源以及給core 供

26、電的電源pad 和core 電源環(huán)連接起來；7) Placement Blockage，在電源的Stripes 和 Routing 的blockage 的地方放置一些blockage，防止在這些地方；8) Placement，放置標準單元；9) Trail Routing，進行初步的布線，布線完成進行setup time的時序分析和優(yōu)化；10) Create Clock Tree，為大扇出的時鐘線布時鐘樹，完成建立時鐘樹后進行hold time時序分析和優(yōu)化；11) NanoRoute，細節(jié)優(yōu)化布線，是encounter的最強大工具，用于細節(jié)、優(yōu)化布線。12) SI，對信號有噪聲線進行修補和優(yōu)

27、化；完成以上操作后得到版圖如下。圖4.2 可控脈沖發(fā)生器的版圖4.3 物理驗證這里物理驗證主要是通過Encounter的Verify進行幾何規(guī)則檢查（Verify Geometry）、連線的連接性（Verify Connectivity）和金屬密度檢查（Verify Metal Destiny）。幾何規(guī)則檢查的報告如下。 圖4.3 幾何規(guī)則檢查報告連線的連接性檢查報告如下。圖4.4 連線的連接性檢查報告因為剛完成的版圖金屬密度過低，所以要添加對電路沒有影響的金屬填充物，添加完Matel Filler后，金屬密度報告如下。圖4.5 金屬密度檢查報告5 后仿真本設(shè)計采用的后仿真工具同樣是Model

28、sim。從之前的布局布線中導出電路的網(wǎng)表（*.v）和延時文件（*.sdf），并構(gòu)建測試平臺和激勵，在測試平臺中通過加入以下句子就會在仿真時引用延時文件：initial $sdf_annotate("dcLabTop.sdf",dcLabTop.sim);后仿真結(jié)果如圖5.1。圖5.1 后仿真結(jié)果6 總結(jié)這一次課程設(shè)計對于沒接觸過Linux系統(tǒng)的我來說在一開使確實是一個小挑戰(zhàn)首先在環(huán)境搭建方面，在Linux系統(tǒng)上運行Design Compiler，。但通過反復的嘗試，我成功的完成了設(shè)計環(huán)境的搭建?；镜闹噶铍S著不斷的應用也漸漸熟悉起來。通過編寫約束文件，更加清楚了集成電路設(shè)計

29、中邏輯綜合(前端綜合)的核心內(nèi)容。通過廣泛地查閱資料和實踐，對相應的TCL命令也漸漸熟悉起來。對時序約束、面積約束、工作環(huán)境設(shè)定有了更深刻的理解。總的來說，這一次設(shè)計還是比較成功的，在老師的指導下，所有問題都迎刃而解了。所以在求解問題的過程中總會遇到問題，我們需要去努力、積極的思考解決問題并總結(jié)問題。當遇到阻塞，不要抱怨放棄，要鼓勵自己不斷嘗試新的方法。并且努力提高自學能力和與人交流的能力。雖然是勉強通過了這次課設(shè)的驗證，但還是存在很多自身的不足，比如說對仿真軟件的不熟練，無法熟練的應用DC。但是這些都是能夠克服的，都不算問題，只有發(fā)現(xiàn)的問題越來越多，積累的能力也就越來越多。由衷的感謝老師這學

30、期對我們的嚴格要求，我覺得只有嚴格要求自己才能把每件事做到完美。參考文獻1 王金明 數(shù)字系統(tǒng)設(shè)計與Verilog HDL 電子工業(yè)出版社 2011.12 Jan M.Rabaey，Anantha Chandrakasan，Borivoje Nikolic 數(shù)字集成電路 電子工業(yè)出版社 2012.123 4 李群芳.單片微型計算機與接口技術(shù).電子工業(yè)出版社，2013.5附錄一：module ls169top(LD,ENT,ENP,UD,CLK,RSTN,DIN,DOUT,RC);/input LD; input ENT; input ENP; input UD; input CLK; input

31、 3:0DIN; output 3:0DOUT; input RSTN; output RC;/wire LD; wire ENT; wire ENP; wire UD; wire CLK;wire3:0 DIN;wire3:0 DOUT; wire RSTN;wire RC;/wire ldc; wire entc; wire enpc; wire udc; wire clkc;wire 3:0dinc;wire 3:0doutc; wire rstnc;wire rcc;/ iopads iopads ( .LD_PAD ( LD ), / I .ENT_PAD ( ENT ), / I

32、.ENP_PAD ( ENP ), / I .UD_PAD ( UD ), / I .CLK_PAD ( CLK ), / I .DIN_PAD_0 ( DIN0 ), / I .DIN_PAD_1 ( DIN1 ), / I .DIN_PAD_2 ( DIN2 ), / I .DIN_PAD_3 ( DIN3 ), / I .DOUT_PAD_0 ( DOUT0 ), / O .DOUT_PAD_1 ( DOUT1 ), / O .DOUT_PAD_2 ( DOUT2 ), / O .DOUT_PAD_3 ( DOUT3 ), / O .RSTN_PAD ( RSTN ), / I .RC_

33、PAD ( RC ), / O .ld_core ( ldc ), / O .ent_core ( entc ), / O .enp_core ( enpc ), / O .ud_core ( udc ), / O .clk_core ( clkc ), / O .din_core ( dinc ), / O .dout_core ( doutc ), / I .rstn_core ( rstnc ), / O .rc_core ( rcc ); / I ls169 ls169 ( .ld ( ldc ), / I .ent ( entc ), / I .enp ( enpc ), / I .

34、ud ( udc ), / I .clk ( clkc ), / I .din ( dinc ), / I .dout ( doutc ), / O .rstn ( rstnc ), / I .rc ( rcc ); / O /endmodule附錄二module ls169 ( ld, ent, enp, ud, clk, rstn, din, dout, rc ); input 3:0 din; output 3:0 dout; input ld, ent, enp, ud, clk, rstn; output rc; wire N23, N24, n2, n3, n4, n5, n6,

35、n7, n8, n9, n10, n11, n12, n13, n14, n15, n16, n17, n18, n19, n20, n21, n22, n23, n24, n25, n26, n27, n28, n29, n30, n31, n32, n34, n35, n36, n37; AOI221X1 U3 ( .A0(n2), .A1(n3), .B0(n4), .B1(ld), .C0(n5), .Y(n34) ); NOR2X1 U4 ( .A(ld), .B(din3), .Y(n5) ); OAI32X1 U5 ( .A0(n3), .A1(n6), .A2(n7), .B0

36、(dout3), .B1(n8), .Y(n4) ); AOI22X1 U6 ( .A0(dout0), .A1(n9), .B0(dout2), .B1(n10), .Y(n8) ); AOI22X1 U7 ( .A0(n11), .A1(n9), .B0(dout2), .B1(n12), .Y(n7) ); AOI21X1 U8 ( .A0(n2), .A1(n9), .B0(n13), .Y(n35) ); OAI22X1 U9 ( .A0(ld), .A1(din2), .B0(n14), .B1(n15), .Y(n13) ); AOI31X1 U10 ( .A0(n10), .A

37、1(n9), .A2(dout0), .B0(n16), .Y(n15) ); INVX1 U11 ( .A(n17), .Y(n16) ); OAI211X1 U12 ( .A0(n12), .A1(n11), .B0(dout2), .C0(n18), .Y(n17) ); NOR3X1 U13 ( .A(dout1), .B(ud), .C(dout0), .Y(n11) ); NOR3X1 U14 ( .A(n10), .B(n19), .C(n20), .Y(n12) ); OAI21XL U15 ( .A0(n14), .A1(n21), .B0(n18), .Y(n2) ); A

38、OI22X1 U16 ( .A0(ud), .A1(n19), .B0(dout1), .B1(n20), .Y(n21) ); OAI21XL U17 ( .A0(n22), .A1(n10), .B0(n23), .Y(n36) ); AOI2BB2X1 U18 ( .B0(din1), .B1(n14), .A0N(n24), .A1N(dout1), .Y(n23) ); AOI221X1 U19 ( .A0(n25), .A1(n19), .B0(n26), .B1(dout0), .C0(n6), .Y(n22) ); INVX1 U20 ( .A(n18), .Y(n6) );

39、OAI21XL U21 ( .A0(n19), .A1(n18), .B0(n27), .Y(n37) ); AOI22X1 U22 ( .A0(n28), .A1(n19), .B0(din0), .B1(n14), .Y(n27) ); OAI21XL U23 ( .A0(ent), .A1(enp), .B0(ld), .Y(n18) ); AND2X1 U24 ( .A(rstn), .B(n28), .Y(N24) ); OAI221XL U25 ( .A0(n29), .A1(n30), .B0(n31), .B1(n32), .C0(n24), .Y(N23) ); AOI22X

40、1 U26 ( .A0(dout0), .A1(n25), .B0(n19), .B1(n26), .Y(n24) ); INVX1 U27 ( .A(n30), .Y(n26) ); INVX1 U29 ( .A(n32), .Y(n25) ); NAND2X1 U30 ( .A(n28), .B(ud), .Y(n32) ); NOR3X1 U31 ( .A(n3), .B(n10), .C(n9), .Y(n31) ); NAND2X1 U35 ( .A(n28), .B(n20), .Y(n30) ); INVX1 U36 ( .A(ud), .Y(n20) ); NOR3X1 U37

41、 ( .A(enp), .B(ent), .C(n14), .Y(n28) ); INVX1 U38 ( .A(ld), .Y(n14) ); NOR3X1 U39 ( .A(dout1), .B(dout3), .C(dout2), .Y(n29) ); EDFFX1 rc_reg ( .D(N23), .E(N24), .CK(clk), .Q(rc) ); DFFRX1 dout_reg_0_ ( .D(n37), .CK(clk), .RN(rstn), .Q(dout0), .QN(n19) ); DFFRX1 dout_reg_3_ ( .D(n34), .CK(clk), .RN

42、(rstn), .Q(dout3), .QN(n3) ); DFFRX1 dout_reg_2_ ( .D(n35), .CK(clk), .RN(rstn), .Q(dout2), .QN(n9) ); DFFRX1 dout_reg_1_ ( .D(n36), .CK(clk), .RN(rstn), .Q(dout1), .QN(n10) );endmodulemodule iopads ( LD_PAD, ENT_PAD, ENP_PAD, UD_PAD, CLK_PAD, RSTN_PAD, DIN_PAD_0, DIN_PAD_1, DIN_PAD_2, DIN_PAD_3, DO

43、UT_PAD_0, DOUT_PAD_1, DOUT_PAD_2, DOUT_PAD_3, RC_PAD, ld_core, ent_core, enp_core, ud_core, clk_core, rstn_core, din_core, dout_core, rc_core, Port1 ); output 3:0 din_core; input 3:0 dout_core; input LD_PAD, ENT_PAD, ENP_PAD, UD_PAD, CLK_PAD, RSTN_PAD, DIN_PAD_0, DIN_PAD_1, DIN_PAD_2, DIN_PAD_3, rc_

44、core; output DOUT_PAD_0, DOUT_PAD_1, DOUT_PAD_2, DOUT_PAD_3, RC_PAD, ld_core, ent_core, enp_core, ud_core, clk_core, rstn_core; inout Port1; PDIDGZ ld ( .PAD(LD_PAD), .C(ld_core) ); PDIDGZ ent ( .PAD(ENT_PAD), .C(ent_core) ); PDIDGZ enp ( .PAD(ENP_PAD), .C(enp_core) ); PDIDGZ ud ( .PAD(UD_PAD), .C(u

45、d_core) ); PDIDGZ clk ( .PAD(CLK_PAD), .C(clk_core) ); PDO04CDG rc ( .I(rc_core), .PAD(RC_PAD) ); PDIDGZ din_0 ( .PAD(DIN_PAD_0), .C(din_core0) ); PDIDGZ din_1 ( .PAD(DIN_PAD_1), .C(din_core1) ); PDIDGZ din_2 ( .PAD(DIN_PAD_2), .C(din_core2) ); PDIDGZ din_3 ( .PAD(DIN_PAD_3), .C(din_core3) ); PDO04C

46、DG dout_0 ( .I(dout_core0), .PAD(DOUT_PAD_0) ); PDO04CDG dout_1 ( .I(dout_core1), .PAD(DOUT_PAD_1) ); PDO04CDG dout_2 ( .I(dout_core2), .PAD(DOUT_PAD_2) ); PDO04CDG dout_3 ( .I(dout_core3), .PAD(DOUT_PAD_3) ); PDIDGZ rstn ( .PAD(RSTN_PAD), .C(rstn_core) );endmodulemodule ls169top ( LD, ENT, ENP, UD,

47、 CLK, RSTN, DIN, DOUT, RC ); input 3:0 DIN; output 3:0 DOUT; input LD, ENT, ENP, UD, CLK, RSTN; output RC; wire ldc, entc, enpc, udc, clkc, rstnc, rcc; wire 3:0 dinc; wire 3:0 doutc; iopads iopads ( .LD_PAD(LD), .ENT_PAD(ENT), .ENP_PAD(ENP), .UD_PAD(UD), .CLK_PAD(CLK), .RSTN_PAD(RSTN), .DIN_PAD_0(DI

48、N0), .DIN_PAD_1(DIN1), .DIN_PAD_2(DIN2), .DIN_PAD_3(DIN3), .DOUT_PAD_0(DOUT0), .DOUT_PAD_1(DOUT1), .DOUT_PAD_2(DOUT2), .DOUT_PAD_3(DOUT3), .RC_PAD(RC), .ld_core(ldc), .ent_core(entc), .enp_core(enpc), .ud_core(udc), .clk_core(clkc), .rstn_core(rstnc), .din_core(dinc), .dout_core(doutc), .rc_core(rcc

49、) ); ls169 ls169 ( .ld(ldc), .ent(entc), .enp(enpc), .ud(udc), .clk(clkc), .rstn( rstnc), .din(dinc), .dout(doutc), .rc(rcc) ); PVDD1DGZ PAD_VDD1(.VDD(VDD); PVDD1DGZ PAD_VDD2(.VDD(VDD); PVSS1DGZ PAD_VSS1(.VSS(VSS); PVSS1DGZ PAD_VSS2(.VSS(VSS); PCORNERDG CORNER1(); PCORNERDG CORNER2(); PCORNERDG CORNER3(); PCORNERDG CORNER4();endmodule附錄三set sdc_version 1.7set_operating_conditions -max slow -max_library slow -min fast -min_library fastset_wire_load_model -name tsmc18_wl20 -library