EDA實(shí)驗(yàn)報(bào)告(兩位十六進(jìn)制計(jì)數(shù)器)

1、百度文庫(kù)-讓每個(gè)人平等地提升自我實(shí)驗(yàn)二兩位十六進(jìn)制計(jì)數(shù)器實(shí)驗(yàn)?zāi)康?、繼續(xù)熟悉Quartus環(huán)境2、熟練掌握VHDL語言設(shè)計(jì)流程3、了解Verilog語言的基本使用4、熟悉DE2開發(fā)板上的時(shí)鐘信號(hào)就LED顯示器的使用實(shí)驗(yàn)任務(wù)1、完成第三章最后的實(shí)例，用7段數(shù)碼管顯示兩位16進(jìn)制數(shù)，clk輸入用 FPGAh的50M信號(hào)2、用Verilog HDL實(shí)現(xiàn)SW輸入4位二進(jìn)制數(shù)，用7段數(shù)碼管按十進(jìn)制顯示 輸出同時(shí)用LED燈顯示三、實(shí)驗(yàn)步驟1、用VHDL實(shí)現(xiàn)兩位16進(jìn)制計(jì)數(shù)器(1)新建VHDL源文件，命名為cn4e.vhd,設(shè)計(jì)實(shí)現(xiàn)一位16進(jìn)制計(jì)數(shù)器, 其代碼如圖2-1所示。5圖2-1圖2-2(2)新建VH

2、DL源文件，命名為vhdl2s,設(shè)計(jì)實(shí)現(xiàn)七段數(shù)碼管譯碼器，其代碼如圖2-2所示(3)新建VHDL源文件，命名為fenpin,設(shè)計(jì)實(shí)現(xiàn)分頻電路，將輸入的50MHz 的時(shí)鐘信號(hào)變?yōu)?Hz的時(shí)鐘信號(hào)，其代碼如圖2-3所示 enpm.vhd號(hào)叫_p3d d斕暹事以事相福電1不- 6_=1二LQEUkRX IZEEJ1CSE ： EEE. SI1161. ALL J3 49 EMTTTT FIHFE IS5 9KRT 1 CLKi IN®FCW = 0Qf 3TzLWKh口i口 rEKPiy；3 匚肛C工;。迎 口2 FZN。6 t£ 1 fl KS XHID 11 9A配Cl打忙U

3、h12 VWIMU.產(chǎn)a13 BESI工4 5二F tu:k'sLvgt anc. clk-M1 | tiezLiJkl,ALlIE 3IF AS口QQg口Q TEEM17 FEXRc -11 * 18 S.尸 611 EUE29FCLK<-。:11工2：MMXfJ2 3EETE FE13ZEES-24MD CHT;圖2-3日電垂 片為 為耳1 S 勵(lì) 凰H= /11工售瞬RYJ 口比 HIT, 5TzM九班七3 S EHCE 也向 15 -3 5CcnpDCTnt Gcsixrtrr£對(duì) rra_LMie；7occrOUT STD_LOG1Cjqrbuffvr; 孑*

4、明' 0 to 15);SEND。皿 OM 二 t；10 =CCfflp"金口匚11 pert ia：L3 zrttqez 二虹匚X。tz IS;13 IbsTs:OUT BTrjCTORj« XICOTD D)14 end 亡，15 3MOfXi啟倒nt峭Ln16 per5 (elk: ir 口51口討8li工曰"5第 31r3工才亦由；1 個(gè)end ccnjicnet j13E3E-如：19一圖2-4(4)新建VHDL源文件，命名為 my_pkg,將上三步實(shí)現(xiàn)的原件例化到 my_pkg程序包中，方便以后使用，其代碼如圖 2-4所示。(5)新還VHDL源

5、文件，命名為counteU6,利用已經(jīng)例化的三個(gè)原件實(shí)現(xiàn) 兩位16進(jìn)制計(jì)數(shù)器及輸出到七段數(shù)碼管顯示的電路(如圖2-5),保存后將其設(shè)置為頂層文件，編譯查看是否有錯(cuò)誤。若 counter2ArhdH entity counter2 isS poit (alk:in atd log-ic ;IlIBRAKY IEEE;USE IEEE.STD_LOGIC_1164.ALLLit: out5 cd_logic;hcxO;ouvtit_vcctor (6 cJcwntc0 Ftiexl: outbit_us工(6 dowzitc0);end counters;H architecture oneof

6、counex2 issignal w, clJcl;signal qO,ql:INTEGER RANGE 0 IO 15;H beginul: f epin pert ir&p c elkl);u2:ccunter port mapclkl,* 1 qO;u3:acnter port map(clkl>wrcant,ql);:dec?a port map(qO,hexO);u5:dec? s port maphexl); end oneUSE wor k.rny pkg. ML; 一fZF 程子包圖2-5(6)新建波形文件，賦予每個(gè)輸入端口某種輸入信號(hào)，保存波形文件，進(jìn) 行功能仿

7、真，觀察輸出端波形與輸入信號(hào)關(guān)系是否正確。若不正確， 查找問題所在并解決問題；若正確，則進(jìn)行管腳分配，分配完畢后再 編譯一次使分配生效，連接DE2開發(fā)板到電腦，將文件下載到開發(fā)板 進(jìn)行驗(yàn)證。2、用Verilog實(shí)現(xiàn)十進(jìn)制數(shù)顯示(1)新建Verilog源文件，實(shí)現(xiàn)SW輸入4位二進(jìn)制數(shù)，用7段數(shù)碼管按十進(jìn)制顯示輸出同時(shí)用LED燈顯示，代碼如圖2-6所示吃？ showlO.v4%出血1 H irod-jle shcwlO (ledfl, ledr d);j outpuc 113 : OJ lecO;3output3:C 2 led;4inpui-3:0 d;5reg13:0 ledQ;6reg (3

8、; 0 led;7always (>3 S begin9ld=d;10 Bese (d>11'bOOOO： 1£0000;12i：iedD=i4,biooaooaiiiiaoi；132-led0=lT blQOOOOOOlOOlOO;143:leciO=l ' blOOOOOOOHOOOO;15:leciO-14'blOOOOOOOOHOOl;65:led0-14'blOOOOOOaOlOOlO;i?6：i&do=i41biooaoooooooaic；IS7:led0=14'blOOQOOOl

9、lllOOO;195：16<50=1 'blQQOOODOOQODQO；209:led0=14'LIOOOOOOOOIOOOO;2110:led0-14'tollllOOLlOOOOOO;22ll:ledQ=l-i 'fcllliaQLllllOOl；2312:led0=14-tllllOQlOlOQlCOj2413;led0=l'fellllOCHOllOOOO;25l:ledO=l 'tllllOOlOQUOOl;2e15：ledO=L4'tllllGOlOO10010；27default!led0=141bllllllllllllll;2S&ndease20erud30 endir.o d'ale圖2-6(2)編譯成功后，新建波形文件，賦予每個(gè)輸入端口某種輸入信號(hào)，保 存波形文件，進(jìn)行功能仿真，觀察輸出端波形與輸入信號(hào)關(guān)系是否 正確。若不正確，查找問題所在并解決問題；若正確，則進(jìn)行管腳 分配，分配完畢后再編譯一次使分配生效，連接 DE2開發(fā)板到電腦, 將文件下載到開發(fā)板進(jìn)行驗(yàn)證。四、實(shí)驗(yàn)現(xiàn)象1、兩位16進(jìn)制計(jì)數(shù)器代碼下載到開發(fā)板之后，會(huì)看到1號(hào)和0號(hào)七段數(shù)碼 管