Verilog-HDL試卷及答案

1、reg 7:0 q=8' b;右邊是最低位，q0q6為0, q7為1q7：0<=q0，q7：1相當(dāng)于一個循環(huán)右移操作，將 q0的值賦給q7 , q7q1依次向右移位一位。根據(jù)前值8 'b,第一個時鐘周期后變?yōu)? 'b01000000;第二個時鐘周期后變?yōu)? 'b00100000;類推。第八個時鐘周期后又回到q=8 'b一、選擇題：1、下列標示符哪些是合法的（B ）A、$time B 、_date C 、8sum D 、mux#2、如果線網(wǎng)類型變量說明后未賦值，起缺省值是（ D ）A x B 、1 C 、0 D 、z3、現(xiàn)網(wǎng)中的值被解釋為無符號數(shù)。在

2、連續(xù)賦值語句中，assign addr3:0=-3;addr 被賦予的值是（A ） code#（1,5） d1（x1,y1）;endmoduleendmoduleA （ 1,1 ） B、（ 5,5 ） C、（5,1 ） D、（ 1,5 ）6、"a=4' b11001,b=4 ' bx110 ”選出正確的運算結(jié)果（B ）A a&b=0 B、a&&b=1 C、b&a=x D、b&&a=x7、時間尺度定義為timescale 10ns/100Ps,選擇正確答案（C ）A 時間精度10ns B、時間單位100Ps C、時間精度1

3、00Ps D、時間精度不確定8、若 a=9,執(zhí)彳$ $display（"current value=%0b,a=%0d” ,a,a）正確顯示為（B ） endtask3、if（a） out1<=int1;當(dāng) a= 1執(zhí)彳o out1<=int1else out1<=int2;當(dāng) a=0 執(zhí)行 out1<=int24、4' b1001<<2= 4 ' b100100 , 4' b1001>>2= 4 ' b0010 。;3 output ;4 reg a,b ;5 always（ .）6 assign f=

4、c&d;7 always（ .）8 begin9 a=;10 b=;end11 mux mux1（out,in0,in1）;endmodule四、簡答題：（共 30分）1、always語句和initial語句的關(guān)鍵區(qū)別是什么能否相互嵌套（5分）always語句是循環(huán)語句，initial只執(zhí)行一次。它們不能嵌套。2、畫出下面程序段中r（reg型）的仿真波形（6分）fork# 20 r=1'b0;# 10 r=1'b1;# 15 r=1'b1;# 25 r=1'b1;# 5 r=1' b0;join3q1<= q0;q2<= q1;end

5、、HA模塊程序如下，寫出引用HA模塊描述FA模塊的Verilog程序。(7分)module HA(A,B,S,C);input A,B;output S,C;assign C,S=A+B;endmodulemodule FA(A,B,Ci,Co,S);input A,B,Ci;output Co,S;wire Sl,C1,C2;HA a(A,B,Sl,C1);HA b(Sl,Ci,C2,S);assign Co=C1|C2;endmodule5、寫出下面程序中變量Assgin x=y;always(posegde clk)beginx, y, cnt , m, q 的類型(5 分)x為wire

6、型y為reg或wire型cnt為reg型cnt=m+1;q=q;end五、編程題：（6分）1、設(shè)計一奇偶校驗位生成電路，輸入八位總線信號bus,輸出及校驗位 odd,偶校驗位even。（6分）2、設(shè)計一個帶復(fù)位端且對輸入時鐘clk進行二分頻模塊，并畫出仿真波形。（9分）設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)3、設(shè)計一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復(fù)位信號 clr ,置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。并畫出 仿真波形。（20分）五題答案 1. module parity（even,odd,bus）;output e

7、ven,odd;input7:0 bus; module m2（out,clk,reset）;input reset,clk;output out;reg out;reset?"always （negedge clk）beginClk- if（reset）OIK：out<=0;elseout<=out;endendmodule 3. module adder_4(qout,clr,clk,load,data);output3:0 qout;input3:0 data;input load,clr,clk;reg3:0 qout;always (posedge clk or negedge load or neg