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文檔簡介
1、 . . . 分類號密級 UDC畢 業(yè) 設(shè) 計(jì)基于VHDL的節(jié)日彩燈控制系統(tǒng)設(shè)計(jì)學(xué)生 王子正學(xué)號2 指導(dǎo)教師 王學(xué)玲 系(中心) 信息工程系 專 業(yè)電子信息工程年級2008級 論文答辯日期 2012 年 5 月 17 日 青 島 工 學(xué) 院7 / 34基于VHDL的節(jié)日彩燈控制系統(tǒng)設(shè)計(jì) 完成日期: 指導(dǎo)教師簽字:答辯小組成員簽字:基于VHDL的節(jié)日彩燈控制系統(tǒng)設(shè)計(jì)摘 要隨著科學(xué)技術(shù)的發(fā)展,在現(xiàn)代生活中,節(jié)日彩燈作為一種景觀裝飾被應(yīng)用的領(lǐng)域越來越廣泛。隨著電子技術(shù)的發(fā)展,應(yīng)用系統(tǒng)向著小型化、快速化、大容量、重量輕的方向發(fā)展,EDA技術(shù)的應(yīng)用引起電子產(chǎn)品與系統(tǒng)開發(fā)的革命性變革。VHDL語言作為可編
2、程邏輯器件的標(biāo)準(zhǔn)語言描述能力強(qiáng),覆蓋面廣,抽象能力強(qiáng),在實(shí)際應(yīng)用中越來越廣泛,也使人們可以從繁重的設(shè)計(jì)工作中解脫出來,提高設(shè)計(jì)效率,縮短產(chǎn)品研發(fā)周期。整個(gè)過程通過EDA工具自動(dòng)完成,大大減輕了設(shè)計(jì)人員的工作強(qiáng)度,提高了設(shè)計(jì)質(zhì)量,減少了出錯(cuò)的機(jī)會。本次設(shè)計(jì)采用了自頂向下的設(shè)計(jì)方法,即從系統(tǒng)總體要求出發(fā),自上至下地將設(shè)計(jì)任務(wù)分解為不同的功能模塊,最后將各功能模塊連接形成頂層模塊,完成系統(tǒng)硬件的整體設(shè)計(jì)。本文闡述了基于EDA技術(shù)的多路彩燈控制器的設(shè)計(jì)與分析,并在Quartus II環(huán)境下采用VHDL語言實(shí)現(xiàn),也得出了采用CPLD進(jìn)行產(chǎn)品開發(fā)可以靈活地進(jìn)行模塊配置,大大縮短了產(chǎn)品開發(fā)周期,也有利于產(chǎn)品
3、向小型化,集成化的方向發(fā)展。論述了基于VHDL語言和CPLD芯片的數(shù)字系統(tǒng)設(shè)計(jì)思想和實(shí)現(xiàn)過程。關(guān)鍵詞: EDA技術(shù); VHDL語言;CPLD芯片; 彩燈控制Based on VHDL festival lights control system designAbstractWith the development of science and technology in the modern life, holiday lights as a landscape decoration application field is more and more widely. With the dev
4、elopment of electronic technology, application system toward miniaturization, quickly, high capacity, light weight the direction of development, EDA and application of technology electronic products and system development caused by the revolutionary transformation. VHDLas a programmable logic device
5、s standard language description, and a strong ability of coverage, abstract, and a strong ability in the actual application of more and more widely, also make people can from heavy design work freed, improve the design efficiency, reduce product development cycles. The whole process through the EDA
6、tools automatically, greatly reduced design personnel working strength, improve the design quality and reducing the chance of error.The design has adopted the top-down design method, that is, from the demand of the whole system, since the earth to design task decomposition for different function mod
7、ule and will last the function module connected to top-level module, complete the integral design of the system hardware. This paper expounds the way technology based on EDA more lights controller design and analysis, and in Quartus II by VHDL implementation environment, out the CPLD for product dev
8、elopment can be flexible to module configuration, greatly reducing the product development cycle, also be helpful for products to miniaturization, integrated the direction of development. Based on VHDL and discusses the CPLD digital system design thought and realization process.Keywords: EDA; VHDL;
9、CPLD; Lights control目 錄1 緒論11.1 課題背景11.2 EDA概述22 設(shè)計(jì)容和任務(wù)32.1 功能描述32.2 設(shè)計(jì)原理33 具體設(shè)計(jì)過程53.1 模塊設(shè)計(jì)53.2 時(shí)序控制電路設(shè)計(jì)83.3 顯示模塊設(shè)計(jì)83.4 頂層模塊設(shè)計(jì)94 系統(tǒng)的物理實(shí)現(xiàn)104.1 基于VHDL的系統(tǒng)實(shí)現(xiàn)104.1.1 時(shí)序控制模塊仿真波形104.1.2 顯示模塊仿真波形114.1.3 多路彩燈控制仿真波形124.2 管腳連接對應(yīng)表124.3 硬件實(shí)物圖135 總結(jié)15參考文獻(xiàn)16致17附錄181 緒論1.1 課題背景VHDL(Very High Speed Integrated Circui
10、t Hardware Description Language,超高速集成電路硬件描述語言)誕生于1982年,是由美國國防部開發(fā)的一種快速設(shè)計(jì)電路的工具,目前已經(jīng)成為IEEE(The Institute of Electrical and Electronics Engineers)的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法,VHDL具有多層次描述系統(tǒng)硬件功能的能力,支持自頂向下(Top to Down)和基于庫(LibraryBased)的設(shè)計(jì)的特點(diǎn),因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手,在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì),在方框圖一級用VHDL對電路的行為進(jìn)行描述
11、,并進(jìn)行仿真和糾錯(cuò),然后在系統(tǒng)一級進(jìn)行驗(yàn)證,最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表,下載到具體的CPLD器件中去,從而實(shí)現(xiàn)可編程的專用集成電路(ASIC)的設(shè)計(jì)。用VHDL語言進(jìn)行數(shù)字邏輯電路和數(shù)字系統(tǒng)的設(shè)計(jì),是電子電路設(shè)計(jì)方法上的一次革命性變革3。與傳統(tǒng)設(shè)計(jì)方法相比,VHDL描述電路行為的算法有很多優(yōu)點(diǎn):(1) 設(shè)計(jì)層次較高用于較復(fù)雜的計(jì)算時(shí),能盡早發(fā)現(xiàn)存在的問題,縮短設(shè)計(jì)周期;(2) 獨(dú)立實(shí)現(xiàn),修改方便,系統(tǒng)硬件描述能力強(qiáng);(3) 可讀性好,有利于交流,適合于文檔保存;(4) VHDL語言標(biāo)準(zhǔn)、規(guī)、移植性強(qiáng);隨著科學(xué)技術(shù)的發(fā)展以與人民生活水平的提高,在現(xiàn)代生活中, 彩燈作為一
12、種裝飾既可以增強(qiáng)人們的感觀,起到廣告宣傳的作用,又可以增添節(jié)日氣氛,為人們的生活增添亮麗6。 用VHDL進(jìn)行設(shè)計(jì),首先應(yīng)該理解,VHDL語言是一種全方位硬件描述語言,包括系統(tǒng)行為級,寄存器傳輸級和邏輯門級多個(gè)設(shè)計(jì)層次。應(yīng)充分利用VHDL“自頂向下”的設(shè)計(jì)優(yōu)點(diǎn)以與層次化的設(shè)計(jì)概念,層次概念對于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的。整個(gè)系統(tǒng)共有三個(gè)輸入信號:控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號CLK_IN,系統(tǒng)清零信號CLR,彩燈節(jié)奏快慢選擇開關(guān)CHOSE_KEY;共有16個(gè)輸出信號LED15.0,分別用于控制十六路彩燈。據(jù)此,我們可將整個(gè)彩燈控制器CDKZQ分為兩大部分:時(shí)序控制電路SXKZ和顯示控制電路X
13、SKZ。當(dāng)各個(gè)模塊均完成上述操作之后,即可利MAXPLLUS2的原理圖輸入,調(diào)用各個(gè)元器件(底層文件),以原理圖的形式形成最后的十六路彩燈顯示系統(tǒng)(頂層文件),并且進(jìn)行仿真。仿真通過,即可下載到指定的CPLD芯片里面,并進(jìn)行實(shí)際連線,進(jìn)行最后的硬件測試。當(dāng)然,可以將各個(gè)模塊所生成的元件符號存放在元件庫中,以被其他人或其他的設(shè)計(jì)所重復(fù)調(diào)用,以簡化后面的設(shè)計(jì)6。1.2 EDA概述EDA是電子設(shè)計(jì)領(lǐng)域的一場革命,它源于計(jì)算機(jī)輔助設(shè)計(jì)(CAD,Computer Aided Design)、計(jì)算機(jī)輔助制造(CAM,Computer Aided Made)、計(jì)算機(jī)輔助測試(CAT,Computer Aid
14、ed Test)和計(jì)算機(jī)輔助工程(CAE,Computer Aided Engineering)。利用EDA工具,電子設(shè)計(jì)師從概念、算法、協(xié)議開始設(shè)計(jì)電子系統(tǒng),從電路設(shè)計(jì)、性能分析直到IC版圖或PCB版圖生成的全過程均可在計(jì)算機(jī)上自動(dòng)完成。EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向,其基本特征是設(shè)計(jì)人員以計(jì)算機(jī)為工具,按照自頂向下的設(shè)計(jì)方法,對整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分,由硬件描述語言完成系統(tǒng)行為級設(shè)計(jì),利用先進(jìn)的開發(fā)工具自動(dòng)完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線(PAR,Place And Route)、仿真與特定目標(biāo)芯片的適配編譯和編程下載,這被稱為數(shù)字邏輯電路的高層次設(shè)計(jì)方法
15、5。作為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主導(dǎo)技術(shù),EDA具有兩個(gè)明顯特征:即并行工程(Concurrent Engineering)設(shè)計(jì)和自頂向下(Top-down)設(shè)計(jì)。其基本思想是從系統(tǒng)總體要求出發(fā),分為行為描述(Behaviour Description)、寄存器傳輸級(RTL,Register Transfer Level)描述、邏輯綜合(Logic Synthesis)三個(gè)層次,將設(shè)計(jì)容逐步細(xì)化,最后完成整體設(shè)計(jì),這是一種全新的設(shè)計(jì)思想與設(shè)計(jì)理念1。2 設(shè)計(jì)容和任務(wù)2.1 功能描述隨著科技日新月異的發(fā)展,在現(xiàn)代生活中,彩燈作為一種景觀,安置在建筑物的適當(dāng)?shù)胤揭皇亲鳛檠b飾添加氣氛,二是有一種廣告宣傳
16、的作用對動(dòng)態(tài)燈光實(shí)時(shí)控制的裝置很多,如電腦編程4路彩燈控制器、CEC電腦彩燈控制器、EPROM程控編碼彩燈控制器和計(jì)算機(jī)燈光控制系統(tǒng)。這些控制裝置均運(yùn)用計(jì)算機(jī)技術(shù)、電子技術(shù)和聲光技術(shù),對被控?zé)艄庀到y(tǒng)按設(shè)定的變化方案進(jìn)行亮、滅燈控制,形成各種燈光圖案,有時(shí)還配以和諧的音樂,達(dá)到令人嘆為觀止的光、聲、色的綜合藝術(shù)效果。在電路中以1代表燈亮,以0代表燈滅,由0,1按不同的規(guī)律組合代表不同的燈光圖案,同時(shí)使其選擇不同的頻率,從而實(shí)現(xiàn)多種圖案多種頻率的花樣功能顯示。在該電路中只需簡單的修改程序就可以靈活地調(diào)整彩燈圖案和變化方式。本次設(shè)計(jì)的十六路彩燈控制系統(tǒng)設(shè)定有十六種花樣變化 ,這十六種花樣可以進(jìn)行自動(dòng)
17、切換。2.2 設(shè)計(jì)原理用VHDL進(jìn)行設(shè)計(jì) ,首先應(yīng)該了解 ,VHDL語言一種全方位硬件描述語言 ,包括系統(tǒng)行為級 ,寄存?zhèn)鬏敿壓瓦壿嬮T級多個(gè)設(shè)計(jì)層次。應(yīng)充分利用VHDL“自頂向下” 的設(shè)計(jì)優(yōu)點(diǎn)以與層次化的設(shè)計(jì)概層次概念對于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用它使得人們可以從簡單的單元入手 ,逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)2 。首先應(yīng)進(jìn)行系統(tǒng)模塊的劃分 ,規(guī)定每一模塊的功能以與各個(gè)模塊之間的接口。最終設(shè)計(jì)方案為:以一個(gè)十六路彩燈花樣控制器、 一個(gè)四頻率輸出分頻器 ,一個(gè)四選一控制器和一個(gè)時(shí)間選擇器總共四部分來完成設(shè)計(jì)。四選一控制器從分頻器選擇不同頻率的時(shí)鐘信號輸送到彩燈花樣控制器 ,從而達(dá)到控制彩燈閃爍速度的
18、快慢 ,時(shí)間選擇器控制每種速度維持的時(shí)間長短。整個(gè)十六路彩燈控制系統(tǒng)設(shè)計(jì)的模塊圖如圖所示。1.設(shè)計(jì)一個(gè)多路彩燈控制器,十六種彩燈能循環(huán)變化,有清零開關(guān),可以變化彩燈閃動(dòng)頻率即是可以選擇快慢兩種節(jié)拍。2.整個(gè)系統(tǒng)有三個(gè)輸入信號,分別為控制快慢的信號OPT,復(fù)位清零信號CLR,輸出信號是16路彩燈輸出狀態(tài)。系統(tǒng)框圖如: 圖2-1 系統(tǒng)總體框圖3. 主要模塊組成:時(shí)序控制電路模塊和顯示電路模塊,時(shí)序控制電路是根據(jù)輸入信號的設(shè)置得到相應(yīng)的輸出信號,并將此信號作為顯示電路的時(shí)鐘信號;顯示電路輸入時(shí)鐘信號的周期,有規(guī)律的輸出設(shè)定的十六種彩燈變化類型7。與其它硬件設(shè)計(jì)方法相比,用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是
19、多方面的:具有很強(qiáng)的行為描述能力,支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用,可讀性好,易于修改和發(fā)現(xiàn)錯(cuò)誤,可以使用仿真器對VHDL源代碼進(jìn)行仿真允許設(shè)計(jì)者不依賴于器件,容易發(fā)現(xiàn)設(shè)計(jì)中出現(xiàn)的問題,以便與時(shí)處理。實(shí)現(xiàn)了設(shè)計(jì)與工藝無關(guān),可移植性好,上市時(shí)間快,成本低,ASIC移植等優(yōu)點(diǎn)4。3 具體設(shè)計(jì)過程3.1 模塊設(shè)計(jì)時(shí)序控制模塊:CLK為輸入時(shí)鐘信號,電路在時(shí)鐘上升沿變化;CLR為復(fù)位清零信號,高電平有效,一旦有效時(shí),電路無條件的回到初始狀態(tài);OPT為頻率快慢選擇信號,低電平節(jié)奏快,高電平節(jié)奏慢;CLKOUT為輸出信號,CLR有效時(shí)輸出為零,否則,隨OPT信號的變化而改變。我們假設(shè)時(shí)序控制電路所產(chǎn)
20、生的控制時(shí)鐘信號的快慢兩種節(jié)奏分別為輸入時(shí)鐘信號頻率的1/4和1/8,因而輸出時(shí)鐘控制信號可以通過對輸入時(shí)鐘的計(jì)數(shù)來獲得。當(dāng)opt為低電平時(shí),輸出沒經(jīng)過兩個(gè)時(shí)鐘周期進(jìn)行翻轉(zhuǎn),實(shí)現(xiàn)四分頻的快節(jié)奏;當(dāng)opt為高電平時(shí),輸出每經(jīng)過四個(gè)時(shí)鐘周期進(jìn)行翻轉(zhuǎn),實(shí)現(xiàn)把八分頻的慢節(jié)奏。顯示控制電路的模塊框圖如圖所示,輸入信號clk和clr的定義與時(shí)序控制電路一樣,輸入信號led15.0能夠循環(huán)輸出16路彩燈16種不同狀態(tài)的花型。對狀態(tài)的所對應(yīng)的彩燈輸出花型定義如下:S0:00000 S1:10001S2:00010 S3:10011S4:00100 S5:10101S6:00110 S7:10111S8:010
21、00 S9:11001S10:01010 S11:11011S12:01100 S13:11101S14:01110 S15 :11111多路彩燈在多種花型之間的轉(zhuǎn)換可以通過狀態(tài)機(jī)實(shí)現(xiàn),當(dāng)復(fù)位信號clr有效時(shí),彩燈恢復(fù)初始狀態(tài)s0,否則,每個(gè)時(shí)鐘周期,狀態(tài)都將向下一個(gè)狀態(tài)發(fā)生改變,并對應(yīng)輸出的花型,這里的時(shí)鐘周期即時(shí)時(shí)序控制電路模塊產(chǎn)生的輸出信號,它根據(jù)opt信號的不同取值得到兩種快慢不同的時(shí)鐘頻率11。圖3-1 花型循環(huán)轉(zhuǎn)變示意原理圖循環(huán)彩燈的整體結(jié)構(gòu)框圖如下圖所示:圖3-2 循環(huán)彩燈整體結(jié)構(gòu)圖細(xì)化數(shù)據(jù)子系統(tǒng)結(jié)構(gòu)的控制圖如下圖所示:圖3-3 細(xì)化數(shù)據(jù)子系統(tǒng)結(jié)構(gòu)控制圖3.2 時(shí)序控制電路設(shè)計(jì)在
22、時(shí)序邏輯電路中,任意時(shí)刻的輸出不但和當(dāng)前輸入有關(guān),還與系統(tǒng)的原先狀態(tài)有關(guān),即時(shí)序電路的當(dāng)前輸出由輸入變量與電路原先的狀態(tài)共同決定。而在組合邏輯電路中,任意時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入,與電路原來的狀態(tài)無關(guān)。因此為實(shí)現(xiàn)時(shí)序邏輯電路的設(shè)計(jì)目的,時(shí)序邏輯電路從某一狀態(tài)進(jìn)入下一狀態(tài)時(shí),必須首先設(shè)法“記住”原先的狀態(tài)。故作為時(shí)序邏輯電路的基本特征,時(shí)序邏輯電路應(yīng)具有“記憶”功能。因此在電路結(jié)構(gòu)上,時(shí)序邏輯電路包含組合電路和存儲電路兩個(gè)組成部分,而存儲電路必不可少。并且,在數(shù)字電路和計(jì)算機(jī)系統(tǒng)中,常用時(shí)序邏輯電路組成各種寄存器、存儲器、計(jì)數(shù)器等,而觸發(fā)器則是時(shí)序電路最常用的記憶元件10。圖3-4 時(shí)序
23、控制原理圖3.3 顯示模塊設(shè)計(jì)一個(gè)針振電路、一個(gè)復(fù)位電路、一個(gè)AT89C52單片機(jī)作為控制電路,P口接上拉電阻。(1) 單個(gè)LED顯示:單片機(jī)的P1口與8個(gè)發(fā)光二極管的陰極相連,發(fā)光二極管的陽極接+5的電壓源,通過對P1口的調(diào)節(jié)控制與其顯示效果。(2) LED數(shù)碼管顯示:P3的三個(gè)接口通過74HC139與數(shù)碼管的片選端相連,控制顯示的塊,P1口與74HC245驅(qū)動(dòng)芯片相連,實(shí)現(xiàn)對數(shù)碼管的數(shù)值輸入。(3) 16*16點(diǎn)陣顯示:點(diǎn)陣的列由P3口的低四位與74HC154(4-16譯碼器)相連,通過改變P3口低四位的值來實(shí)現(xiàn)對點(diǎn)陣列的控制,P0口接74HC245驅(qū)動(dòng)芯片,控制點(diǎn)陣上半部分點(diǎn)陣的行,P2
24、口接74HC245驅(qū)動(dòng)芯片,控制點(diǎn)陣下半部分的行,共同達(dá)到對16*16點(diǎn)陣行顯示的控制9圖3-5 顯示模塊器件圖3.4 頂層模塊設(shè)計(jì)圖3-6 頂層模塊原理圖4 系統(tǒng)的物理實(shí)現(xiàn)4.1 基于VHDL的系統(tǒng)實(shí)現(xiàn)其仿真波形如下:4.1.1 時(shí)序控制模塊仿真波形圖4-1 時(shí)序控制模塊仿真波形從圖中可以看出,當(dāng)復(fù)位信號為高電平時(shí),電路時(shí)鐘輸出清零,當(dāng)快慢信號opt為低電平時(shí),時(shí)序控制電路四分頻起作用,當(dāng)快慢信號opt為高電平時(shí),時(shí)序控制電路八分頻起作用,仿真結(jié)果符合電路要求8。4.1.2 顯示模塊仿真波形圖4-2 顯示模塊仿真波形當(dāng)復(fù)位信號有效時(shí)彩燈輸出為零,否則,顯示電路在十六種不同狀態(tài)間轉(zhuǎn)換。4.1.
25、3 多路彩燈控制仿真波形圖4-3 多路彩燈控制仿真波形從圖中可以看出當(dāng)opt為高電平時(shí)彩燈狀態(tài)轉(zhuǎn)換慢,為低電平時(shí)轉(zhuǎn)換要快,當(dāng)復(fù)位信號有效時(shí),所用輸出都清零。4.2 管腳連接對應(yīng)表圖4-4 管腳連接對應(yīng)表4.3 硬件實(shí)物圖圖4-5 硬件實(shí)物圖圖4-6 硬件實(shí)物圖5 總結(jié)我認(rèn)為自己在這次設(shè)計(jì)中收獲很多。剛拿到題目感到很無措,但自知這是課程要求,自己只能硬著頭皮去做。到圖書館找資料上網(wǎng)查,剛開始可能是自己選擇的方法不對找到的資料很少,所以自己又將課本譯碼器、數(shù)據(jù)選擇器等一些芯片的組成和工作原理看了一遍,感覺當(dāng)你帶著目的去看書,就會有不一樣的收獲。在確定了所選元器件后,我和同伴進(jìn)行分工,我進(jìn)行的是控制
26、子系統(tǒng)部分相關(guān)的設(shè)計(jì),而他則是數(shù)據(jù)子系統(tǒng)的相關(guān)設(shè)計(jì)。這樣的分工合作讓我受益頗豐,彼此進(jìn)行交流會感到從對方那里學(xué)到了不少東西。由于是第一次使用對于有些功能還不是十分了解,對軟件的應(yīng)用不十分熟悉,使元件的排版和線路的布局不十分和諧。雖然在總體過程中進(jìn)行的還算順利但還是發(fā)現(xiàn)自己有許多的不足。我覺得自己對電子設(shè)計(jì)相關(guān)方面的了解所知道的真是太少了,在查資料時(shí)有時(shí)遇到的東西是自己從未聽說過的,感覺自己就像個(gè)小蝦在大海里游,所了解和知道的東西是那么的膚淺??傊?,這次實(shí)習(xí)培養(yǎng)了自己獨(dú)立分析問題和解決問題的能力以與培養(yǎng)創(chuàng)新能力和創(chuàng)新思維。還有通過這次學(xué)習(xí),讓我對各種電路都有了大概的了解,所以說,坐而言不如立而行
27、,對于這些電路還是應(yīng)該自己動(dòng)手實(shí)際操作才會有深刻理解。參考文獻(xiàn)1 松,黃繼業(yè).EDA技術(shù)實(shí)用教程M.:科學(xué),2004.2 康華光.電子技術(shù)基礎(chǔ)(數(shù)字部分)M.:高等教育,20043 馬或,王丹利,王麗英.CPLD/FPGA 可編程邏輯器件實(shí)用教程M.:機(jī)械工業(yè),2006.4 侯伯亨,顧新.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)M:電子科技大學(xué),2000.5 國麗,朱維勇,欒銘.EDA與數(shù)字系統(tǒng)設(shè)計(jì)M.:機(jī)械工業(yè),2005.6 盧毅,賴杰.VHDL與數(shù)字電路設(shè)計(jì)M.:科學(xué),2001.7 志,田永清,朱伯英.VHDL的設(shè)計(jì)特點(diǎn)與應(yīng)用研究J.微型電腦應(yīng)用,2002(10):5 8.8 周潤景,圖雅,
28、麗敏.基于Quartus II的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例M.:電子工業(yè),2007.9 呂曉蘭.基于VHDL實(shí)現(xiàn)的16路彩燈控制系統(tǒng)J.電子技術(shù),2007(2):57 59.10 斯蒂芬·布朗(Stephen Brown),茲翁科·弗拉希奇(Zvonko Vranesic).數(shù)字邏輯設(shè)計(jì)(VHDL)基礎(chǔ)(Fundamentals of Digital Logic with VHDL Design)M.機(jī)械工業(yè),2002.11 Henry Tulkens.Efficiency Dominance Analysis (EDA): Basic Methodology.M.
29、2006.致 畢業(yè)論文的完成,這意味著我在學(xué)校四年的學(xué)習(xí)生活即將結(jié)束,回首既往,自己一生最寶貴的時(shí)光能在這樣的校園之中,能在眾多學(xué)富五車、才華橫溢的老師們的熏下度過,實(shí)是榮幸之極。在這三年的時(shí)間里,我在學(xué)習(xí)上和思想上都受益匪淺。除了自身的努力外,與各位老師、同學(xué)和朋友的關(guān)心支持是分不開的。論文的寫作是枯燥艱辛而又富有挑戰(zhàn)性的。老師的諄諄教導(dǎo),同學(xué)的出謀劃策和家長的支持鼓勵(lì),是我堅(jiān)持完成論文的動(dòng)力源泉。在此,我特別要感我的指導(dǎo)老師王學(xué)玲。從論文的選題,文獻(xiàn)的采集,框架的設(shè)計(jì),結(jié)構(gòu)的布局到最終論文的定稿,她都費(fèi)盡心血。沒有王老師的辛苦栽培,諄諄教誨,就沒有我論文的順利完成。感電子信息工程專業(yè)的各位
30、同學(xué),與他們的交流使我受益頗多。最后要感的是我的家人以與朋友對我的理解、支持、鼓勵(lì)和幫助,正是因?yàn)橛辛怂麄?,我所做的一切才更加有意義。也正是因?yàn)橛辛怂麄?,我才有了追求進(jìn)步的勇氣和信心。時(shí)間的倉促與自身專業(yè)水平的不足,整篇論文肯定存在尚未發(fā)現(xiàn)的缺點(diǎn)和錯(cuò)誤,懇請閱讀此篇論文的老師指出,不勝感激!附錄:時(shí)序控制電路設(shè)計(jì)library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity metronome is -定義實(shí)體port( clk: in std_logic; -時(shí)鐘信號 clr: in std_lo
31、gic; -復(fù)位信號 opt: in std_logic; -快慢控制信號 clkout: out std_logic -輸出時(shí)鐘信號 ); end metronome;architecture rtl of metronome issignal clk_tmp: std_logic;signal counter: std_logic_vector(1 downto 0); -定義計(jì)數(shù)器begin process(clk,clr,opt)begin if clr='1' then -清零 clk_tmp<='0' counter<="00&
32、quot;elsif clk'event and clk='1' then if opt='0' then -四分頻,快節(jié)奏 if counter="01" then counter<="00" clk_tmp<=not clk_tmp; else counter<=counter+'1' end if; else -八分頻,慢節(jié)奏 if counter="11" then counter<="00" clk_tmp<=not c
33、lk_tmp; else counter<=counter+'1' end if; end if;end if;end process;clkout<=clk_tmp; -輸出分頻后的信號end rtl;顯示模塊設(shè)計(jì)library ieee;use ieee.std_logic_1164.all;entity output isport( clk: in std_logic; -輸入時(shí)鐘信號 clr: in std_logic; -復(fù)位信號 led: out std_logic_vector(15 downto 0); -彩燈輸出 end output;archit
34、ecture rtl of output istype states is -狀態(tài)機(jī)狀態(tài)列舉(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15);signal state: states;begin process(clk,clr)begin if clr='1'then state<=s0; led<="00000" elsif clk'event and clk='1'then case state is when s0=> state<=s1; w
35、hen s1=> state<=s2; led<="10001" when s2=> state<=s3; led<="00010" when s3=> state<=s4; led<="10011" when s4=> state<=s5; led<="00100" when s5=> state<=s6; led<="10101" when s6=> state<=s7; led<=&
36、quot;00110" when s7=> state<=s8; led<="10111" when s8=> state<=s9; led<="01000" when s9=> state<=s10; led<="11001" when s10=> state<=s11; led<="01010" when s11=> state<=s12; led<="11011" when s12=>
37、 state<=s13; led<="01100" when s13=> state<=s14; led<="11101" when s14=> state<=s15; led<="01110" when s15=> state<=s1; led<="11111" end case; end if; end process;end rtl;頂層模塊設(shè)計(jì)library ieee;use ieee.std_logic_1164.all;entity co
38、top isport ( clk: in std_logic; clr: in std_logic; opt:in std_logic; led: out std_logic_vector(15 downto 0); -八路彩燈輸出end colorled;architecture rtl of colorled is component metonome is -定義元件:時(shí)序控制電路 port( clk: in std_logic; clr: in std_logic; opt:in std_logic; clkout: out std_logic);end component meton
39、ome; component output is -定義元件:顯示電路port( clk: in std_logic; clr: in std_logic; led: out std_logic_vector(7 downto 0);end component output;signal clk_tmp: std_logic;begin u1:metonome port map(clk,clr,opt,clk_tmp); -例化時(shí)序控制模塊 u2:output port map(clk_tmp,clr,led); -例化顯示電路模塊end rtl;工學(xué)院畢業(yè)設(shè)計(jì)開題報(bào)告題 目基于VHDL的節(jié)日
40、彩燈控制系統(tǒng)設(shè)計(jì) 系(中心) 信息工程系 年 級2008級 專 業(yè) 電子信息工程 姓 名王子正學(xué) 號2指導(dǎo)教師 王學(xué)玲 教務(wù)處制表2012年1月4日一、選題依據(jù)課題來源、選題依據(jù)和背景情況;課題研究目的、學(xué)術(shù)價(jià)值或?qū)嶋H應(yīng)用價(jià)值課題來源、選題依據(jù)和背景情況:隨著計(jì)算機(jī)、微電子、信息技術(shù)的快速進(jìn)步,智能化技術(shù)的開發(fā)速度越來越快 ,智能度越來越高 ,應(yīng)用圍也得到了極大的擴(kuò)展。在海洋開發(fā)、宇宙探測、工農(nóng)業(yè)生產(chǎn)、軍事、社會服務(wù)、娛樂等各個(gè)領(lǐng)域。在娛樂方面,場地的裝飾離不開彩燈。在建筑方面也采用彩燈來裝飾高樓大廈。彩燈又靈活多變的點(diǎn)亮方式,裝飾效果非常好,特別時(shí)晚上使得高樓大廈更加漂亮。是彩燈的應(yīng)用才使得
41、城市的夜景非常迷人。節(jié)日彩燈將會在人類未來的夜晚生活成為一個(gè)個(gè)重要的景觀,節(jié)日彩燈控制器的應(yīng)用也會在現(xiàn)實(shí)生活中得到廣泛的應(yīng)用。本設(shè)計(jì)通過對彩燈的設(shè)計(jì),訓(xùn)練對電氣、單片機(jī)、電子技術(shù)等容的應(yīng)用能力,掌握對電子產(chǎn)品設(shè)計(jì)的流程以與各種要求。彩燈技術(shù)已廣泛得在霓虹燈、廣告彩燈、汽車車燈等領(lǐng)域中應(yīng)用。單片機(jī)的控制電路的設(shè)計(jì)是彩燈應(yīng)用的一個(gè)瓶頸。畢業(yè)設(shè)計(jì)主要培養(yǎng)學(xué)生綜合運(yùn)用所學(xué)的知識與技能分析與解決問題的能力,并鞏固和擴(kuò)大學(xué)生的課堂知識。通過畢業(yè)設(shè)計(jì)學(xué)會查閱、使用各種專業(yè)資料和網(wǎng)上資源,并以嚴(yán)肅認(rèn)真、深入研究的工作作風(fēng)完成設(shè)計(jì)任務(wù),逐步向工程技術(shù)員轉(zhuǎn)變,培養(yǎng)畢業(yè)生獨(dú)立完成任務(wù)的能力,體現(xiàn)和檢驗(yàn)綜合設(shè)計(jì)能力,
42、大力提高畢業(yè)生的技術(shù)水平,培養(yǎng)新一代既有理論、又有動(dòng)手能力的實(shí)用性人才,以適應(yīng)國際建設(shè)和發(fā)展的需要。了解彩燈線路的基本理論,掌握單片機(jī)編程的基本設(shè)計(jì)方法和分析方法,對能夠熟練地進(jìn)行彩燈應(yīng)用電路的設(shè)計(jì)與制作是十分必要和重要的。課題研究目的、學(xué)術(shù)價(jià)值或?qū)嶋H應(yīng)用價(jià)值:梯形圖語言作為可編程邏輯器件的標(biāo)準(zhǔn)語言描述能力強(qiáng),覆蓋面廣,抽象能力強(qiáng),在實(shí)際應(yīng)用中越來越廣泛。于是,人們開始追求貫徹整個(gè)系統(tǒng)設(shè)計(jì)的自動(dòng)化,可以從繁重的設(shè)計(jì)工作中徹底解脫出來,把精力集中在創(chuàng)造性的方案與概念構(gòu)思上,從而可以提高設(shè)計(jì)效率,縮短產(chǎn)品的研制周期。整個(gè)過程通過PLD自動(dòng)完成,大大減輕了設(shè)計(jì)人員的工作強(qiáng)度,減少了出錯(cuò)的機(jī)會,并且提
43、高了設(shè)計(jì)質(zhì)量二、文獻(xiàn)綜述國外研究現(xiàn)狀、發(fā)展動(dòng)態(tài);查閱的主要文獻(xiàn)國外研究現(xiàn)狀、發(fā)展動(dòng)態(tài): VHDL(Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言)誕生于1982年,是由美國國防部開發(fā)的一種快速設(shè)計(jì)電路的工具,目前已經(jīng)成為IEEE(The Institute of Electrical and Electronics Engineers)的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法,VHDL具有多層次描述系統(tǒng)硬件功能的能力,支持自頂向下(Top to Down)和基于庫(Li
44、braryBased)的設(shè)計(jì)的特點(diǎn),因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。查閱的主要文獻(xiàn)1 松,黃繼業(yè)。EDA技術(shù)實(shí)用教程M。:科學(xué),2004。2 康華光。電子技術(shù)基礎(chǔ)(數(shù)字部分)M。:高等教育,2004。3 馬或,王丹利,王麗英。CPLD/FPGA可編程邏輯器件實(shí)用教程M。:機(jī)械工業(yè),2006。4 侯伯亨,顧新。VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)M:電子科技大學(xué),2000。5 國麗,朱維勇,欒銘。EDA與數(shù)字系統(tǒng)設(shè)計(jì)M。:機(jī)械工業(yè),2005。6 盧毅,賴杰。VHDL與數(shù)字電路設(shè)計(jì)M。:科學(xué),2001。7 志,田永清,朱伯英。VHDL的設(shè)計(jì)特點(diǎn)與應(yīng)用研究J。微型電腦應(yīng)用,2002(10):5 8。8 周潤景,圖雅,麗敏?;赒uartus II的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例M。:電子工業(yè),2007。9 呂曉蘭?;赩HDL實(shí)現(xiàn)的16路彩燈控制系統(tǒng)J。電子技術(shù),2007(2):57 59。10 斯蒂芬·布朗(Stephen Brown),茲翁科·弗拉希奇(Zvonko Vranesic)。數(shù)字邏輯設(shè)計(jì)(VHDL)基礎(chǔ)(Fundamentals of Digital Logic with VHDL Design)M。
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