十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計(jì)實(shí)驗(yàn)報(bào)告資料

1、實(shí)驗(yàn)名稱 ：十六進(jìn)制 7 段數(shù)碼顯示譯碼器設(shè)計(jì)實(shí)驗(yàn)?zāi)康模? 設(shè)計(jì)七段顯示譯碼器2 學(xué)習(xí) Verilog HDL 文本文件進(jìn)行邏輯設(shè)計(jì)輸入；3 學(xué)習(xí)設(shè)計(jì)仿真工具的使用方法；工作原理：7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC ,如74或4000系列的器件只 能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是二進(jìn)制的，所以輸出表達(dá)都是十六進(jìn)制的， 為了滿足十六進(jìn)制數(shù)的譯碼顯示， 最方便的方法就是 利用譯碼程序在FPGA/CPL中來實(shí)現(xiàn)。例如6-18作為7段譯碼器，輸出信號(hào)LED7S 的7位分別接圖6-17數(shù)碼管的7個(gè)段，高位在左，低位在右。例如當(dāng) LED7S俞 出為“1101101”時(shí)，數(shù)

2、碼管的 7 個(gè)段 g,f,e,d,c,b,a 分別接 1,1,0,1,1,0,1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“ 5”。注意，這里沒有考慮表示小數(shù)點(diǎn)的 發(fā)光管，如果要考慮，需要增加段h,例6-18中的LED7S:OUSTD_LOGIC_VECTOR(6 DOWNTO 0應(yīng))改為, (7 DOWNTO 0。)實(shí)驗(yàn)內(nèi)容1:將設(shè)計(jì)好的VHDI譯碼器程序在Quartus II上進(jìn)行編輯、編譯、綜 合、適配、仿真，給出其所有信號(hào)的時(shí)序仿真波形。實(shí)驗(yàn)步驟:步驟 1:新建一個(gè)文件夾擊打開 vhdl 文件；:SDPC Builder System E Design FileiAHDLFile- Bloc

3、k Diagran/Schematic FileEDIF Fie-State Machine File-SystenrWerilog HDL FileTd Sciipt File Verilog HDL FileVHDLFile爭(zhēng) Files- H exadecimal (I ntel-Fort) FileMemoiy Initialization Filt丄Fl VeriHcatian/Debugging FilesIfrSpslwn Sources and Probes FileLogic Analyzer Inteiface File-Signadap II Logic Analjzer

4、 FieVectoi V/avorm FileFl Othei FilasAHDL Include FileBlock Symbol File- Chain Decrptian File- Snops Design Conslrainti FileTewt FteOK | Cancel步驟2:編寫源程序并保存1 LIBRARY IEEE;2 USE IEEE .STD_LOGIC_113 ENTITY DECL75 IS弓 S PORT (A ：IN STD_LOGIC_TCTOR(3 DOWTO OH5 LED7S:OUT STD_LOGfc_VECTOR(6 DOWTO6 END;= AR

5、CHITECTURE one OF DECL73 IS8 = BEGIN9 n PROCESS(A)10BEGIN11口CASEA IS12WHENnQQOOT,-ETT7EW 111 1 1 rp13WHENOOC1=LED75LED7SLEDP75=k,1001111n16WHE27nO2匸 ED73LED7SLEDS* am i22WHENM1CC Jf,=LED75LED7S匸 ED7Smm T|2-5WHEN1110Tr-LD75LED75-11100ai28WHzr;29END CASE;30END PROCESS;31END;32步驟3:新建一個(gè)工程及進(jìn)行工程設(shè)置俁存在Q):舊桌

6、面:我的文檔 丄我的電腦 V網(wǎng)上鄰居 O adder二 DECL7SA ,LJ：八我的文檔我的電腦網(wǎng)上鄰居文件名 ):|DECL7S. vhdWhen you click Finish, the project will be created with the following settings:Project directory:C:/Documenls and Settings礁嚟/桌面丿Project name:DECL7ST op-level design entity:DECL7SNumber of files added:2Number of user libraries add

7、ed:0Device assig nments:Family name:Cyclone IIIDevice:EP3C5E144C8EDA tools:Desig n entry/synthesis:Simulati on:Timing analysis:Operathg conditions:VC2INT voltage:1.2VJunction temperature range:085痰 Back I Next :Finish取消General- FilesLibriesSetect the family and device ycu want to target for compil-a

8、tionDevicei 0 pasting Settngs and Conditions il Compilatiori Process Soilings3-EDA Tod Settings Anaiis t Synthesis SettrigsFitter Sel-lingajl- Timing Analysis Settiigs AssembleDesign AssistantHSignalTapll Logic AnalyzerLogic Anazei InteilceT Simufator SettingsPniMPrPlii PniiiArpHmn-s-Device FamiyFam

9、ily |Clone IIIDeuces- |aIIziT argel devce廣 合sq device $4lec LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7SNULL;END CASE;END PROCESS;END;TKtKTlLocabcrlOBM./ StarriM-dReservedO-TTent EtrmgtriSen Hi；*GJfEUt:ZJV Cdefautl)AXSD|dfffau?2Jnpjt沽叫ddMAX.O|6mA, d

10、efwC-亍*rjL2.5 deFjti：iA氛 01dFdOCi* Mlrvwt1A.Ql5“L5D75 司OutpuJtKHAbK.32.5 LSi?5g.a|HflA : defui:、2 dcM甫t# LH755CXripjt32.SV He站:iLED?S；6.nlBflAdefuC2 lie 血)7Output3-2.3 V (defautl)LED?56.nlftiA defiant2 (defadl)BALEO為Xrtput2.3 deMLD7SDS.0阿defeuC-2 QkFM)9H Lfl7S2JOutput32.5 哄啊deFau!2女閱）DOOuWyl：32-5V 葩

11、LED爲(wèi)匾期加丸陽(yáng)!mVI11 LEM5qOuliMt32.尹陰知BnA dvhdE12-c-cnew node實(shí)驗(yàn)內(nèi)容二：1、硬件測(cè)試。程序不一樣，其他步驟相同操作LIBRARY IEEE;ENTITY CNT4B ISPORT (CLK,RST,ENA:IN STD_LOGIC;OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT4B;ARCHITECTURE behav OF CNT4B ISBEGINPROCESS(CLK,RST,ENA)VARIABLE Q:STD_LOGIC_VECTOR(3 DOWNT

12、O 0);BEGINIF RST=0 THEN Q:=(OTHERS=0);ELSIF CLKEVENT AND CLK=1 THENIF ENA=1 THENQ:=Q+1;END IF;END IF;IF Q=1111 THEN COUT=1;ELSE COUT=0;END IF;OUTYclockO, RST=rstO, ENA=enaO,OUTY=tmp,COUT=coutO); u2:DECL7S PORT MAP(A=tmp, q=led);END ARCHITECTURE ad1;2、時(shí)序仿真波形:15.425 nsPairter27.02 ns11.GnsStsitEnd:kla

13、&tar Titib Bac:40.0 ELS5030.0 IL53、RTL原理圖：（計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖）EkARSTCNT4B：U1COUTourrpjiDECL7S：u2注意：運(yùn)用實(shí)驗(yàn)三，調(diào)用實(shí)驗(yàn)一和實(shí)驗(yàn)二的RTI原理圖得計(jì)數(shù)器和譯碼器連接電路的頂層文件原理 圖在引腳鎖定及硬件測(cè)試。建議選 GW48系統(tǒng)的實(shí)驗(yàn)電路模式 6(參考附錄圖F-6)，用數(shù)碼8顯示譯碼輸出(PIO46PIO40)，鍵&鍵7、鍵6和鍵5四位控制 輸入，硬件驗(yàn)證譯碼器的工作性能。提示1： 目標(biāo)器件選擇 MAX7000系列的EPM7128SLC84-1。提示2:引腳鎖定除了參考第5章第2節(jié)內(nèi)容外，具體引

14、腳編號(hào)選定應(yīng)參考“實(shí)驗(yàn)附注資料 附注3:萬能接插口與結(jié)構(gòu)圖信號(hào) /與芯片引腳對(duì)照表”的“ EPM7128S-PL8” 欄目。提示3:選實(shí)驗(yàn)電路模式6,參考“實(shí)驗(yàn)附注資料 附注2:實(shí)驗(yàn)電路結(jié)構(gòu)圖” 的“附圖2-8 實(shí)驗(yàn)電路結(jié)構(gòu)圖NO.6欄目。實(shí)驗(yàn)心得及個(gè)人心得：通過本次實(shí)驗(yàn)，對(duì) Quartus II有了進(jìn)一步的學(xué)習(xí)和認(rèn)識(shí)，對(duì) Verilog也有了 深入了解。學(xué)會(huì)了 7段數(shù)碼顯示譯碼器的Verilog硬件設(shè)計(jì)，學(xué)習(xí)了 VHDL的 CASE語(yǔ)句應(yīng)用及多層次設(shè)計(jì)方法。在設(shè)計(jì)頂層文件時(shí)，最有深刻體會(huì)，自己在 不知道弄錯(cuò)了多少次和請(qǐng)教過別人多次，在終于知道頂層文件怎樣生成的所以 我們應(yīng)該學(xué)會(huì)認(rèn)真分析程序，弄清實(shí)驗(yàn)原理，做實(shí)驗(yàn)時(shí)耐心、認(rèn)真，遇到問題 爭(zhēng)取自己解決。認(rèn)真總結(jié)實(shí)驗(yàn)，分析波形，完成實(shí)驗(yàn)報(bào)告。特別經(jīng)過一個(gè)學(xué)期 的學(xué)習(xí)，我并不說我完全懂得EDA技術(shù)