Verilog時(shí)序邏輯設(shè)計(jì)2

1、電 子 科 技 大 學(xué)實(shí) 驗(yàn) 報(bào) 告學(xué)生姓名：ZYZ 學(xué) 號(hào)：2014060103026 指導(dǎo)教師：DJ一、實(shí)驗(yàn)項(xiàng)目名稱(chēng)： Verilog時(shí)序邏輯設(shè)計(jì)二、實(shí)驗(yàn)?zāi)康模赫莆者呇谼觸發(fā)器74x74、同步計(jì)數(shù)器74x163、4位通用移位寄存器74x194，的工作原理。采用移位寄存器74x194設(shè)計(jì)3位最大序列長(zhǎng)度線性反饋移位寄存器（LFSR：Linear Feedback Shift Register）計(jì)數(shù)器。采用同步計(jì)數(shù)器74x163設(shè)計(jì)頻率為1Hz的數(shù)字信號(hào)。采用ISE軟件進(jìn)行Verilog設(shè)計(jì)和仿真，并下載到FPGA開(kāi)發(fā)板進(jìn)行實(shí)際調(diào)試。三、實(shí)驗(yàn)內(nèi)容：1根據(jù)邊沿D觸發(fā)器74x74的原理圖編寫(xiě)設(shè)計(jì)和

2、仿真模塊。2根據(jù)通用移位寄存器74x194的原理圖編寫(xiě)設(shè)計(jì)和仿真模塊。3采用1片74x194和其它小規(guī)模邏輯門(mén)設(shè)計(jì)3位LFSR計(jì)數(shù)器，編寫(xiě)設(shè)計(jì)和仿真模塊。4根據(jù)4位同步計(jì)數(shù)器74x163的原理圖編寫(xiě)設(shè)計(jì)和仿真模塊。5輸入為100MHz的系統(tǒng)時(shí)鐘，采用7片74x163和其它小規(guī)模邏輯門(mén)設(shè)計(jì)1Hz的數(shù)字信號(hào)。6在FPGA開(kāi)發(fā)板上調(diào)試3位LFSR計(jì)數(shù)器。四、實(shí)驗(yàn)原理： 圖1所示為帶有置位和清零端的邊沿D觸發(fā)器的邏輯圖，本實(shí)驗(yàn)中用Verilog語(yǔ)句來(lái)描述。圖1中的w1-w4為中間信號(hào)名稱(chēng)。圖1邊沿D觸發(fā)器的邏輯圖圖2為4位通用移位寄存器74x194，本實(shí)驗(yàn)中用Verilog語(yǔ)句來(lái)描述。注意圖2與教材數(shù)

3、字設(shè)計(jì)原理與實(shí)踐（第4版）第528頁(yè)的圖8-41有一點(diǎn)不同，在圖2中采用上升沿D觸發(fā)器，所以輸入CLK后面改為接緩沖器。圖24位通用移位寄存器74x194的邏輯圖圖3是3位LFSR計(jì)數(shù)器的電路圖。注意圖3與教材數(shù)字設(shè)計(jì)原理與實(shí)踐（第4版）第535頁(yè)的圖8-52有一些不同，在圖3中采用右移工作方式，輸出QA接高位Q2，輸出QC接低位Q0，輸入ABCD接1000。這樣修改的目的是與教材第535頁(yè)的圖8-51、表8-26以及表8-27一致。圖33位LFSR計(jì)數(shù)器圖4同步計(jì)數(shù)器74x163的原理圖在圖3中，輸入為1Hz的數(shù)字信號(hào)。在Nexys3開(kāi)發(fā)板上自帶100MHz時(shí)鐘，為了便于將圖3的設(shè)計(jì)下載到F

4、PGA開(kāi)發(fā)板，需要設(shè)計(jì)1Hz的數(shù)字信號(hào)發(fā)生器。設(shè)輸入為100MHz，輸出為1Hz，則計(jì)數(shù)器的模為100M。采用十六進(jìn)制計(jì)數(shù)方式，有效狀態(tài)選0-5F5E0FF，所以需要7片74x163。采用清零法，在狀態(tài)5F5E0FF時(shí)產(chǎn)生LD_L信號(hào),LD_L = ( Q26 Q24 RCO5 Q18 Q16 Q15 Q14 Q13 RCO1 RCO0 )。輸出選Q26，Q26的周期為1秒，占空比約33%。圖4中的輸入ABCD也可改為D0、D1、D2、D3，輸出QA QB QC QD可改為Q0、Q1、Q2、Q3，圖4的設(shè)計(jì)可以采用門(mén)級(jí)描述，也可以采用教材數(shù)字設(shè)計(jì)原理與實(shí)踐（第4版）第525頁(yè)的表8-20中的行

5、為描述。五、實(shí)驗(yàn)器材（設(shè)備、元器件）： PC機(jī)、Windows XP、Anvyl或Nexys3開(kāi)發(fā)板、Xilinx ISE 14.7開(kāi)發(fā)工具、Digilent Adept下載工具。六、實(shí)驗(yàn)步驟：實(shí)驗(yàn)步驟包括：建立新工程、設(shè)計(jì)代碼與輸入、約束與實(shí)現(xiàn)、生成流代碼與下載調(diào)試。七、關(guān)鍵源代碼：1D觸發(fā)器的Verilog代碼module d_ff( CLK , D , PR_L , CLR_L , Q , QN ); input CLK , D , PR_L , CLR_L ; output Q , QN ;wire w1 , w2 , w3 , w4 ;nand ( w1 , PR_L , w2 ,

6、w4 ) ; nand ( w2 , CLR_L , w1 , CLK ) ;nand ( w3 , w2 , CLK , w4 ) ;nand ( w4 , w3 , CLR_L , D ) ;nand ( Q , PR_L , w2 , QN );nand ( QN , Q , w3 , CLR_L ) ;endmodule2仿真測(cè)試代碼initial begin CLK = 0 ;PR_L = 1 ;CLR_L = 1 ;D = 0 ;#4 D = 1 ;#2 D = 0 ;#8 D = 0 ;#2 D = 1 ;#13 CLR_L = 0 ;#10 CLR_L = 1 ;#10 PR_

7、L = 0 ;#5 D = 0 ;#10 PR_L = 1 ;end always begin #5 CLK = CLK ; end仿真結(jié)果如下圖所示。圖5 D觸發(fā)器的仿真結(jié)果3 D觸發(fā)器在Nexys3開(kāi)發(fā)板上的UCF文件NET CLKLOC=V10;#SwitchNET CLR_L LOC= T10; #SW0NET PR_L LOC= T9; #SW1NET D LOC= V9; #SW2#LedNET QN LOC=U16; #LD0NET Q LOC=V16; #LD144位通用移位寄存器74x194的Verilog代碼module Vr74x194(CLK , CLR_L , LIN

8、 , RIN , S1 , S0 , A , B , C , D , QA , QB , QC , QD ); input CLK , CLR_L , LIN , RIN , S1 , S0 , A , B , C , D ;output QA , QB , QC , QD ;wire CLK_D ;wire CLK_D_L ;wire CLR_L_D ;wire CLR_L_L ;wire S1_L , S1_H ;wire S0_L , S0_H ;wire QAN , QBN , QCN , QDN ;wire w1 , w2 , w3 , w4 , w5 , w6 , w7 , w8

9、, w9 , w10 ;wire w11 , w12 , w13 , w14 , w15 , w16 , w17 , w18 , w19 , w20 ;wire w21 , w22 , w23 , w24 , w25 , w26 , w27 , w28;wire w29 , w30 , w31 , w32 , w33 , w34 , w35 , w36;not ( CLK_D_L , CLK) ;not ( CLK_D , CLK_D_L ) ;not ( CLR_L_L , CLR_L ) ;not ( CLR_L_D , CLR_L_L ) ;not ( S1_L , S1 ) ;not

10、( S1_H , S1_L ) ;not ( S0_L , S0 ) ;not ( S0_H , S0_L ) ;and ( w1 , LIN , S1_H , S0_L ) ;and ( w2 , QD , S1_L , S0_L ) ;and ( w3 , D , S1_H , S0_H ) ;and ( w4 , QC , S1_L , S0_H ) ;or ( w5 , w1 , w2 , w3 , w4 ) ;and ( w6 , QD , S1_H , S0_L ) ;and ( w7 , QC , S1_L , S0_L ) ;and ( w8 , C , S1_H , S0_H

11、 ) ;and ( w9 , QB , S1_L , S0_H ) ;or ( w10 , w6 , w7 , w8 , w9 ) ;and ( w11 , QC , S1_H , S0_L ) ;and ( w12 , QB , S1_L , S0_L ) ;and ( w13 , B , S1_H , S0_H ) ;and ( w14 , QA , S1_L , S0_H ) ;or ( w15 , w11 , w12 , w13 , w14 ) ;and ( w16 , QB , S1_H , S0_L ) ;and ( w17 , QA , S1_L , S0_L ) ;and (

12、w18 , A , S1_H , S0_H ) ;and ( w19 , RIN , S1_L , S0_H ) ;or ( w20 , w16 , w17 , w18 , w19 ) ;nand ( w21 , w22 , w24 ) ; nand ( w22 , CLR_L , w21 , CLK ) ;nand ( w23 , w22 , CLK_D , w24 ) ;nand ( w24 , w23 , CLR_L_D , w5 ) ;nand ( QD , w22 , QDN );nand ( QDN , QD , w23 , CLR_L_D ) ;nand ( w25 , w26

13、, w28 ) ; nand ( w26 , CLR_L , w25 , CLK ) ;nand ( w27 , w26 , CLK_D , w28 ) ;nand ( w28 , w27 , CLR_L_D , w10 ) ;nand ( QC , w26 , QCN );nand ( QCN , QC , w27 , CLR_L_D ) ;nand ( w29 , w30 , w32 ) ; nand ( w30 , CLR_L , w29 , CLK ) ;nand ( w31 , w30 , CLK_D , w32 ) ;nand ( w32 , w31 , CLR_L_D , w15

14、 ) ;nand ( QB , w30 , QBN );nand ( QBN , QB , w31 , CLR_L_D ) ;nand ( w33 , w34 , w36 ) ; nand ( w34 , CLR_L , w33 , CLK ) ;nand ( w35 , w34 , CLK_D , w36 ) ;nand ( w36 , w35 , CLR_L_D , w20 ) ;nand ( QA , w34 , QAN );nand ( QAN , QA , w35 , CLR_L_D ) ;endmodule574x194寄存器的仿真測(cè)試代碼initial begin/ Initia

15、lize InputsCLK = 0;CLR_L = 0;LIN = 0;RIN = 0;S1 = 0;S0 = 0;A = 0;B = 0;C = 0;D = 0;/ Wait 100 ns for global reset to finish#100;/ Add stimulus hereCLR_L = 1 ;S1 = 0 ;S0 = 0 ;#100 ;S1 = 0 ;S0 = 1 ;RIN = 1 ;#100 ;S1 = 1 ;S0 = 1 ;A = 0 ;B = 0 ;C = 0 ;D = 0 ;#100 ;S1 = 1 ;S0 = 0 ;LIN = 1 ;#100 ;S1 = 1 ;

16、S0 = 1 ;A = 1 ;B = 1 ;C = 1 ;D = 1 ;endalways begin #5 CLK = CLK ;end仿真結(jié)果如下圖所示。圖6 74x194移位寄存器仿真結(jié)果63位LFSR計(jì)數(shù)器的Verilog代碼module LFSR_8( CLK , RESET , X2 , X1 , X0 );input CLK , RESET ;output X2 , X1 , X0 ; wire w1 , w3 , w6 ; Vr74x194 U1( .CLK(CLK) , .CLR_L(1b1) , .RIN(w6) , .S1(RESET) , .S0(1b1) , .A(1

17、b1) , .B(1b0) , .C(1b0) , .D(1b0) , .QA(X2) , .QB(X1) , .QC(X0) ) ;xor ( w3 , X1 , X0 ) ; nor ( w1 , X2 , X1 ) ; xor ( w6 , w1 , w3 ) ;endmodule73位LFSR計(jì)數(shù)器的的仿真測(cè)試代碼initial begin/ Initialize InputsCLK = 0;RESET = 1;/ Wait 100 ns for global reset to finish#100; / Add stimulus here RESET = 0 ;endalways b

18、egin #5 CLK = CLK ;end仿真結(jié)果如下圖所示。圖7 3位LFSR計(jì)數(shù)器的仿真結(jié)果8 74x163計(jì)數(shù)器的Verilog代碼module Vr74x163( CLK , CLR_L , LD_L , ENP , ENT , D , Q , RCO ); input CLK , CLR_L , LD_L , ENP , ENT ; input 3:0 D ;output 3:0 Q ;output RCO ; wire w1 , w2 , w3 , w4 , w5 , w6 , w7 , w8 , w9 , w10 ; wire w11 , w12 , w13 , w14 , w

19、15 , w16 , w17 , w18 , w19 , w20 ; wire w21 , w22 , w23 , w24 , w25 , w26 ;wire CK ;wire CLR ;wire 3:0 QN ;wire QAN_L , QBN_L , QCN_L , QDN_L ;wire CK ;wire CLR ;wire 3:0 QN ;not ( QAN_L , QAN );not ( QBN_L , QBN );not ( QCN_L , QCN );not ( QDN_L , QDN );not ( CLR , CLR_L );nor ( w1 , CLR , LD_L );n

20、or ( w2 , w1 , CLR );and ( w3 , w1 , A );xor ( w4 , w25 , QAN_L );and ( w5 , w2 , w4 );or ( w6 , w3 , w5 );and ( w7 , B );not ( w8 , QAN_L );and ( w9 , w8 , w25 );xor ( w10 , w9 , QBN_L );and ( w11 , w2 , w10 );or ( w12 , w7 , w11 );and ( w13 , w1 , C );nor ( w14 , QAN_L , QBN_L );and ( w15 , w14 ,

21、w25 );xor ( w16 , w15 , QCN_L );and ( w17 , w2 , w16 );or ( w18 , w13 , w17 );and ( w19 , w1 , D );nor ( w20 , QAN_L , QBN_L , QCN_L );and ( w21 , w20 , w25 );xor ( w22 , QDN_L );and ( w23 , w2 , w22 );or ( w24 , w19 , w23 );and ( w25 , ENP , ENT );not ( w26 , ENT );nor ( RCO , QAN_L , QBN_L , QCN_L

22、 , w26 );endmodule974x163的仿真測(cè)試代碼/ Add stimulus hereCLR_L = 0 ;LD_L = 1bx ;ENT = 1bx ;ENP = 1bx ;#20 ;CLR_L = 1 ;LD_L = 0;ENT = 1bx ;ENP = 1bx ; D = 4b1111 ;#20 ;CLR_L = 1 ;LD_L = 1;ENT = 0 ;ENP = 1bx ;#20 ;CLR_L = 1 ;LD_L = 1;ENT = 1bx ;ENP = 0 ;#20 ;CLR_L = 1 ;LD_L = 1;ENT = 1 ;ENP = 1 ;end always

23、begin #5 CLK = CLK ; end仿真結(jié)果如下圖所示。圖8 74x163計(jì)數(shù)器的仿真結(jié)果101Hz數(shù)字信號(hào)發(fā)生器的Verilog代碼module counter_100M( input CLK_100MHz , output CLK_1Hz ); wire CLR_L ;wire 27:0 Q ;wire 6:0 RCO ; / CLK , CLR_L , LD_L , ENP , ENT , D , Q , RCO ); Vr74x163 u0( CLK_100MHz , CLR_L , 1b1 , 1b1 , 1b1 , 4b0000 , Q3:0 , RCO0 );Vr74x163 u1( CLK_