四位十進(jìn)制頻率計(jì)(EDA)

1、四位十進(jìn)制頻率計(jì)設(shè)計(jì)報(bào)告目 錄一、題目分析錯(cuò)誤!未定義書簽。K設(shè)計(jì)原理錯(cuò)誤!未定義書簽。二、設(shè)計(jì)方案錯(cuò)誤!未定義書簽。1、頂層實(shí)體描述。錯(cuò)誤!未定義書簽。2、模塊劃分43、模塊描述。錯(cuò)誤!未定義書簽。4、頂層電路圖錯(cuò)誤!未定義書簽。三、方案實(shí)現(xiàn)。錯(cuò)誤!未定義書簽。1、各模塊仿真及描述52、頂層電路仿真及描述錯(cuò)誤!未定義書簽。四、硬件測試及說明錯(cuò)誤!未定義書簽。五、結(jié)論錯(cuò)誤!未定義書簽。六、課程總結(jié)錯(cuò)誤!未定義書簽。七、附錄(源程序，加中文注釋)。錯(cuò)誤!未定義書簽。1、頻率計(jì)頂層文件。錯(cuò)誤!未定義書簽。2、測頻控制電路。錯(cuò)誤!未定義書簽。3、16位鎖存器。錯(cuò)誤!未定義書簽。4、16位計(jì)數(shù)器錯(cuò)誤!

2、未定義書簽。5、十進(jìn)制加法計(jì)數(shù)器。錯(cuò)誤!未定義書簽。一、 題目分析1、設(shè)計(jì)原理根據(jù)頻率的定爻和頻率測量的懇本原理，測定信號(hào)的頻率必須有一個(gè)脈 寬為1 S的輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)；1S計(jì)數(shù)結(jié)束計(jì)數(shù)值被鎖入鎖存器， 計(jì)數(shù)器清零，為下一測評(píng)計(jì)數(shù)周期做好準(zhǔn)備。測頻控制信號(hào)可以由一個(gè)獨(dú)立的發(fā) 生器來產(chǎn)生。2、設(shè)計(jì)要求：FTCTRL的計(jì)數(shù)使能信號(hào)CNT.EN能產(chǎn)生一個(gè)1S脈寬的周期信號(hào)，并對(duì) 頻率計(jì)中的16位計(jì)數(shù)器co uteri 6D的EN A BL使能端進(jìn)行同步控制。當(dāng)CN T_E N高電平時(shí)允許計(jì)數(shù)：低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。在停止 #數(shù)期間，首先需要一個(gè)鎖存信號(hào)LOAD的上升沿將

3、計(jì)數(shù)器在前一秒鐘的計(jì)數(shù)值 鎖進(jìn)鎖存器REG16D中，并由外部的十進(jìn)制7段譯碼器譯出，顯示計(jì)數(shù)值。設(shè)置 鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存信 號(hào)后，必須有一清零信號(hào)RST一CNT對(duì)計(jì)數(shù)器進(jìn)行清零，為下一秒的技術(shù)操作做準(zhǔn) 備。3、實(shí)現(xiàn)功能當(dāng)輸入一個(gè)待測頻率時(shí)，在測頻信號(hào)的控制下，可以通過外部的7段譯碼器 顯示出其頻率值。二、設(shè)計(jì)方案仁 頂層實(shí)體描述f reqtestCLK1HZ D15.OFSINinst2圖1：四位十進(jìn)制頻率計(jì)頂層實(shí)體couteri 6DFINDOUTI15.0ENABLCLRinstl圖3:16位計(jì)數(shù)器實(shí)體REG16DLKDOUT15.0 一一

4、 DIN(15.Oinst4圖4：16位鎖存器實(shí)體圖2:測頻控制電路實(shí)體圖5：十進(jìn)制加法計(jì)數(shù)器實(shí)體2、模塊劃分十進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)一個(gè)四位十進(jìn)制頻率計(jì)，首先需要一個(gè)測頻控制電路來產(chǎn)生一個(gè)脈寬為 1S的輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)；然E需要一個(gè)16位計(jì)數(shù)器進(jìn)行計(jì)數(shù)，由于 我們設(shè)計(jì)的是四位的十進(jìn)制的頻率計(jì)，所以還需要用4個(gè)十進(jìn)制的加法計(jì)數(shù)器來 構(gòu)成所需要的計(jì)數(shù)器；在技計(jì)數(shù)完成之后還需要一個(gè)鎖存器將計(jì)數(shù)值進(jìn)行鎖存， 從而使顯示的數(shù)值穩(wěn)定。3、模塊描述(D四位十進(jìn)制頻率計(jì)頂層該模塊即為我們就終所要實(shí)現(xiàn)的模塊，即給定一個(gè)頻率后，我們可以在外 部顯示上看到待測頻率的頻率值。(2)測頻控制電路該模塊用于產(chǎn)生產(chǎn)

5、生一個(gè)脈寬為1S的輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)，以便 于E面模塊的使用。(3) 16位計(jì)數(shù)器該模塊用于在1S脈寬的周期信號(hào)內(nèi)對(duì)待測頻率的周期進(jìn)行計(jì)數(shù)，從而得 到待測頻率的頻率值。(4) 16位鎖存器該模塊用于將計(jì)數(shù)器產(chǎn)生的最終的計(jì)數(shù)值進(jìn)行鎖存，從而使顯示的數(shù)值穩(wěn) 定。(5) 十進(jìn)制加法計(jì)數(shù)器該模塊用于產(chǎn)生設(shè)計(jì)所要求的十進(jìn)制的計(jì)數(shù)器，從而構(gòu)造成我們所需要的 計(jì)數(shù)器。4.頂層電路圖CLK1H 乙 I>fTCTRL；R2WitOD(1$.DFSIM、1 6位計(jì)數(shù)器由四個(gè)十進(jìn)制的加法計(jì)數(shù)器組成方案實(shí)現(xiàn)1> 各模塊仿真及描述(1)測頻控制電路的仿真信號(hào)(后而用于產(chǎn)生1S脈寬的周期信號(hào))，在停止

6、計(jì)數(shù)期間，一個(gè)鎖存信號(hào)L0AD的上升沿將計(jì)數(shù)器在前一秒鐘的計(jì)數(shù)值鎖進(jìn)鎖存器REG 1 6D中。清零信號(hào)RS T-CNT對(duì)計(jì)數(shù)器進(jìn)行清零，為下一秒的技術(shù)操作做準(zhǔn)備。(2) 16位計(jì)數(shù)器的仿真數(shù)器以十進(jìn)制的方式對(duì)所給的周期信號(hào)的周期進(jìn)行計(jì)數(shù)。16位鎖存器的仿真OOCO丄1200X0000X0011X:0COD1200:rp，匚2§ 32.曾嚴(yán)3.翌蘭l.T as從波形圖中可以看出，當(dāng)LK置1時(shí)，鎖存器對(duì)所給的數(shù)值進(jìn)行鎖存，并且使 輸出的鎖存的數(shù)值保持不變，這將在后而的外部顯示時(shí)使數(shù)值保持穩(wěn)定。(4)十進(jìn)制加法計(jì)數(shù)器的仿真從波形圖中可以看出，當(dāng)使能端EN A置1,清零端置0時(shí)，計(jì)數(shù)器對(duì)給定

7、的時(shí)鐘的周期進(jìn)行計(jì)數(shù)，計(jì)數(shù)值從0 0 001 001進(jìn)行循環(huán)，這就滿足了我們所需要的十進(jìn)制的計(jì)數(shù)器。2、頂層電路仿真及描述在進(jìn)行仿真時(shí)，我設(shè)置的CLK1HZ的時(shí)鐘周期是1 s (頻率為1HZ),FS I N 的時(shí)鐘周期為1 Oms(頻率為100HZ),從波形圖中可以看出，輸出的計(jì)數(shù)值確實(shí) 是100,驗(yàn)證是正確的。四、硬件測試及說明我選擇了實(shí)驗(yàn)電路模式0,測頻控制信號(hào)C LK1HZ由clock2輸入，待測頻 率FSI N由c I oc k 0輸入(可用電路帽選擇所需要的頻率)，4個(gè)數(shù)碼管(數(shù)碼4 -1: PI03 1PI0 1 6)顯示測頻的輸出。測試結(jié)果如下：測頻控制頻率待測頻率數(shù)碼管顯示結(jié)果

8、1HZ64HZ641HZ1 O24HZ10241HZ1 6384HZ63841 HZ65536H Z55 3 91 HZ7500 OOOHZ9940從測試的結(jié)果可以看出：(1)我所設(shè)計(jì)的四位十進(jìn)制頻率計(jì)對(duì)于四位的待測頻率可以準(zhǔn)確的顯示出 來；(2)但對(duì)于超過四位的待測頻率只能將前面超出的溢出，只保留最后四位；(3)待測頻率的位數(shù)越多，越往后數(shù)碼管顯示結(jié)果的誤差就越大。五、結(jié)論本實(shí)驗(yàn)設(shè)計(jì)的是四位十進(jìn)制頻率計(jì)，利用測頻控制電路、16位鎖存器、16 位計(jì)數(shù)器和十進(jìn)制的計(jì)數(shù)加法器幾個(gè)模塊完成了我所要的設(shè)計(jì)。實(shí)現(xiàn)的功能是： 在測頻控制電路給的1 HZ的測頻信號(hào)下，計(jì)數(shù)器對(duì)待測頻率的周期進(jìn)行計(jì)數(shù)， 再由鎖

9、存器鎖存，最終通過外部的數(shù)碼管將待測頻率的頻率數(shù)值顯示出來。通過本次設(shè)計(jì)實(shí)驗(yàn)我也學(xué)到了很多東西，剛開始時(shí)選定題目后不知道如何下 手，通過翻書、上網(wǎng)查資料找到了一些相關(guān)知識(shí)才開始做實(shí)驗(yàn)。在實(shí)驗(yàn)的進(jìn)行中 也出現(xiàn)了很多問題，比如說編譯出現(xiàn)了很多錯(cuò)誤，經(jīng)過我仔細(xì)的排查和修改后， 最終使得編譯完全正確了，這讓我有一點(diǎn)成就感，同時(shí)也使我對(duì)此充滿了興趣，做 得就更加認(rèn)真了，努力把很多沒弄懂的問題都想清楚了，做完本次設(shè)計(jì)實(shí)驗(yàn)后真 的收獲頗豐！六、課程總結(jié)通過在系統(tǒng)編程技術(shù)這門課的學(xué)習(xí)，我真的學(xué)到了很多東西。理論知識(shí) 主要是學(xué)習(xí)了 FPGA/CPLD、EDA的設(shè)計(jì)平臺(tái)、VHDL語言等。在理論學(xué)習(xí)之 后，我們通過

10、實(shí)驗(yàn)鍛煉了自己的實(shí)踐能力，同時(shí)在實(shí)驗(yàn)的過程中也加深了我們對(duì) 課本上理論知識(shí)的理解。記得剛開始學(xué)習(xí)這門課時(shí)，覺得還是比較有壓力的，老師說我們要多了解 EDA方面一些比較前沿的知識(shí)，第一節(jié)課聽著老師提到的各個(gè)設(shè)計(jì)公司，比如說： Lat t i ce、X i I inx、A I te r a公司等相關(guān)方面的專業(yè)名詞，其實(shí)那時(shí)心里是 有點(diǎn)激動(dòng)的，覺得自己正在接觸著前沿的知識(shí)。在后面的理論知識(shí)的學(xué)習(xí)中覺得 是痛并快樂著，痛的是各方面的知識(shí)比較多，比如說在學(xué)習(xí)VH DL語言的變量、 常量、信號(hào)時(shí)，要注意很多的細(xì)節(jié)知識(shí)，當(dāng)然快樂的就是自己學(xué)到了知識(shí)，豐富 了自己所知道的知識(shí)范圍。在實(shí)驗(yàn)課上，我們學(xué)會(huì)了如何用

11、電路原理圖或者VHDL語言實(shí)現(xiàn)一個(gè)設(shè)計(jì)， 通過在實(shí)驗(yàn)過程中遇到的各種問題來提高自己對(duì)Quart us i i 6.0軟件的應(yīng) 用能力。以及在最后的設(shè)計(jì)實(shí)驗(yàn)中更是讓我知道一個(gè)設(shè)計(jì)人員的專業(yè)素養(yǎng)的要求 也很高，要有一定的理論知識(shí)、清晰地頭腦、較企的分析能力。我認(rèn)識(shí)到自己離 一個(gè)設(shè)計(jì)人員的標(biāo)準(zhǔn)很有很多距離，但我會(huì)不斷努力下去，努力讓自己接近于一 個(gè)設(shè)計(jì)人員的水平。在最后，謝謝同學(xué)在學(xué)習(xí)的過程中給我的幫助以及老師給予的指導(dǎo)！七、附錄(源程序，加中文注釋)1、頻率計(jì)頂層文件LIBRARY IEEE;USE IEEE.STD _L0G I C_1 164. all;ENTI T Y f r eq test

12、 I SPORT (CLK1HZ: IN STDLOGIC;一測頻控制信號(hào)F S I N: IN STD LOG I C ;待測頻率D: 0 UT STD_LOGIC_VECTOR( 1 5 DOWNTO 0); 一-輸出計(jì)數(shù)值 END en t ity freq test;ARCH I TECTU RE f d 1 OF f r e q t es t ISCOMPONENT cout er 1 6D I SPORT (FIN: I N STDLOGIC：時(shí)鐘信號(hào)ENABL: IN STD_LOGIC;計(jì)數(shù)使能信號(hào)CLR: IN STD LOG I C ;清零信號(hào)DOUT:OUT STD LO

13、GIC_VECTOR( 1 5 DOWNTO 0)計(jì)數(shù)結(jié)果END COMPONENT ;COMPONENT FT CTRL I SPORT (CLKK : I N STD LOGIC;一-測頻控制信號(hào)(選取 1 HZ)CNT_EN:out ST D _LOGI C ;一-計(jì)數(shù)器時(shí)鐘使能RST _CNT: OUT S T D_LOGIC;計(jì)數(shù)器清零LOAD:ou t STD一LOGIC);輸出鎖存信號(hào)END COMP O NENT ;COMPON E NT REG 1 6D ISPORT (LK: IN STD_L OGIC;控制端，置 1時(shí)鎖存輸出D IN: in S T D_LOG I V

14、ECTOR ( 1 5 dow n to 0):一一輸入的計(jì)數(shù)值DOUT:OUT S TD LOGIC_VECTOR (15 dow n to 0);-一輸出的計(jì)數(shù) 值END COMPO NENT：S IGNAL x, y, z:STD 丄 OG I C ;一一定艾信號(hào) x, y, zS I GNAL e :STD LOG I C_VECT0R(15 D OWNTO 0);定艾 16 位的信號(hào) e BEGIN-一下而就是有原先設(shè)計(jì)的模塊構(gòu) 成頂層文件u1:cou ter16D PORT MAP (Fl N =>FS 1N,EN ABL=> x , CLR = >y,D0UT

15、= >e);u2: FTCTRL PORT MAP (CLKK=>CLK1H乙 CNT_EN=>x, RST_CNT=>y, LOAD = >z);u3: R EG16D PORT MAP(DIN二e, LK=>z, DOUT = >D);END ARCHITE CTURE fd1;2、測頻控制電路L IBRARY I EEE;U SE I EE E. STD LOGI C 1164. ALL ;USE IEEE S TD一LOG I C_UNSI GNED. all;ENTI TY FTCTRL I SP0RT(CLKK: INSTD_LOGIC;取

16、 1HZ)CNT_ EN:OUT STD_LOGIC;R ST_C NT: OU T STD_L0GIC; LOAD: O UT STD_LOGIC);END FTCTR L ;A RCH I TECTURE be h av OF FTCTRL I SSIGN AL D i v2CLK:STD_LOGIC;BEGINPROCESS(CLKK)BEG I NIF CLKK 1 EVENT AND CLKK=,1, THEN 分頻Div2CLK二NOT D i v2CL K ;END IF;END PROCESS;PROCESS (CLKK, D i v2CLK)BEGINIF CLKK= 1 0

17、* A ND Div2CLK='0 THE N產(chǎn)生計(jì)數(shù)器清零信號(hào)-測頻控制信號(hào)（驗(yàn)證時(shí)一一計(jì)數(shù)器時(shí)鐘使能 計(jì)數(shù)器清零 一輸出鎖存信號(hào)-1HZ時(shí)鐘2RST _CNT<=,1,;END PROCESS;ELSE RST_CNTU0;LOADV二NOT Di v2CLK；C NT_EN<=D i v2CLK;END b e h a v ;3、16位鎖存器LIBRARY IEEE;USE IEEE. STD L OGI C 1 1 64.all;ENT I TY REG 1 6D I SPORT (LK: I N STD_L0GIC;-控制端，置 1 時(shí)鎖存輸出DIN: in ST

18、D_LOG I C_V E C TOR (15 down to 0);-一輸入的計(jì)數(shù)值 D0UT:0UT STD LO G I C_.VECTOR(15 dow n to 0);-一 輸出的計(jì)數(shù) 值END EN T ITY REG1 6D;ARC H I T E CTUR E f d1 OF REG16D ISBEGINp r oces s (LK, DIN)beginif (LK'EVENT and LK = * 1 1 ) th en DOUT< = DIN; 在 LK 上升沿時(shí)鎖 存輸出end i f ;e nd p r oc e ss;END ARCHI TECTURE

19、fd 1 ;4、16位計(jì)數(shù)器LI B R ARY IEEE;USE IEEE.STD L OG I C 1 164. a I I;USE I EEE. STD LOG I C_UNS IGNED. al I;ENTITY c outer16D I SPOR T(FIN: : 1 N STD_LOGIC;時(shí)鐘信號(hào)ENABL : 1 N STD L OGIC;，斗興» /rk AL信號(hào)CLR: IN STD_LO G IC;一清零信號(hào)DOUT：OUT STD LOGIC VECTOR ( 1 5 DOWNTO0)；計(jì)數(shù)結(jié)果ENDentity cout er 1 6D;AR CHITECT

20、U RE fd 1 OF c o ut er16D ISCOMPONENT CNT 1 0PORT (RST:IN STDLOGIC;-清零端FX: IN STD_L0GIC;-一時(shí)鐘信號(hào)ENA: I N STD_L0GIC;-使能端OUTY：OU T STD_LOGIC一VECTOR (3 DOWN TOO);一-輸出計(jì)數(shù)結(jié)果 COUT: OUT STD LOG IC);一-輸出信號(hào)用于進(jìn)位END COMPONENT;S IGNAL x,y,z: STDLOGIC：一一定義信號(hào) x, y ,zBEGIN由四個(gè)十進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)成16位計(jì)數(shù)器u 1 :CNT 1 0 P ORT MA P (

21、F X=>F I N, ENA = >ENAB L , R S T=>CL R , OUTY=>D OUT (3 d o wn t o 0), COUT =>x):u2：CNT10 POR T MA P (FX=>x, EN A = >ENABL, RST=>CLR, OUTY=> D OU T (7 d o w nto 4), COUT=> y );u3:CNT10 P ORT MAP(FX=>y, ENA二ENAB L , RST =>CLR , OUTY=>DOUT(11 downto 8) , C OUT=>z);u4: CNT10 PORT MAP(FX=>z, ENA=>ENABL, RST =>CLR, OUTY=>DOUT(15 do w n to 12);END ARCH I TECTURE f d1:5、十進(jìn)制加法計(jì)數(shù)器L I BRARY I EEE ;USE IEEE. STD LOG IC 1164.a I I;USE IEEE. STD LOGI C UNS I GN E D. a I I ;E