SI信號(hào)完整性設(shè)計(jì)

1、重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)論文【摘要】隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，信號(hào)完整性分析的應(yīng)用已經(jīng)成為解決高速系統(tǒng)設(shè)計(jì)的唯一有效途徑。借助功能強(qiáng)大的Cadence公司SpecctraQuest仿真軟件，利用IBIS模型，對(duì)高速信號(hào)線進(jìn)行布局布線前信號(hào)完整性仿真分析是一種簡單可行行的分析方法，可以發(fā)現(xiàn)信號(hào)完整性問題，根據(jù)仿真結(jié)果在信號(hào)完整性相關(guān)問題上做出優(yōu)化的設(shè)計(jì)，從而縮短設(shè)計(jì)周期。本文概要地介紹了信號(hào)完整性(SI)的相關(guān)問題，基于信號(hào)完整性分析的PCB設(shè)計(jì)方法，傳輸線基本理論，詳盡的闡述了影響信號(hào)完整性的兩大重要因素反射和串?dāng)_的相關(guān)理論并提出了減小反射和串?dāng)_得有效辦法。討論了基于Specctr

2、aQucst的仿真模型的建立并對(duì)仿真結(jié)果進(jìn)行了分析。研究結(jié)果表明在高速電路設(shè)計(jì)中采用基于信號(hào)完整性的仿真設(shè)計(jì)是可行的, 也是必要的。 【關(guān)鍵字】高速PCB、信號(hào)完整性、傳輸線、反射、串?dāng)_、仿真 AbstractWith the development of micro-electronics technology and computer technology，application of signal integrity analysis is the only way to solve high-speed system design. By dint of SpecctraQuest w

3、hich is a powerful simulation software, its a simple and doable analytical method to make use of IBIS model to analyze signal integrity on high-speed signal lines before component placement and routing. This method can find out signal integrity problem and make optimization design on interrelated pr

4、oblem of signal integrity. Then the design period is shortened.In this paper，interrelated problem of signal integrity, PCB design based on signal integrity, transmission lines basal principle are introduced summarilyThe interrelated problem of reflection and crosstalk which are the two important fac

5、tors that influence signal integrity is expounded. It gives effective methods to reduce reflection and crosstalk. The establishment of emulational model based on SpecctraQucst is discussed and the result of simulation is analysed. The researchful fruit indicates its doable and necessary to adopt emu

6、lational design based on signal integrity in high-speed electrocircuit design. Key WordsHigh-speed PCB、Signal integrity、Transmission lines、reflect、crosstalk、simulation 目錄第一章 緒論5第二章 Candence Allegro PCB簡介.62.1 高速PCB的設(shè)計(jì)方法.6 2.2 SpecctraQuest Interconnect Designer在高速信號(hào)印刷板設(shè)計(jì)中的應(yīng)用.72.3 PCB板的SI仿真分析8第三章 信號(hào)完

7、整性分析概論12 3.1 信號(hào)完整性（Signal Integrity）概念12 3.2 信號(hào)完整性的引發(fā)因素.12 3.3 信號(hào)完整性的解決方案.14第四章 傳輸線原理.15 4.1 傳輸線模型.15 4.2 傳輸線的特性阻抗.16第五章 反射的理論分析和仿真.19 5.1 反射形成機(jī)理.19 5.2 反射引起的振鈴效應(yīng).20 5.3 端接電阻匹配方式.23 5.4 多負(fù)載的端接.28 5.5 反射的影響因素.29第六章 串?dāng)_的理論分析和仿真34 6.1 容性耦合電流.34 6.2 感性耦合電流.35 6.3 近端串?dāng)_.36 6.4 遠(yuǎn)端串?dāng)_.38 6.5 串?dāng)_的影響因素.41第七章 結(jié)束語

8、46參考文獻(xiàn)47致謝47附錄：A/D、D/A 采樣測(cè)試板原理圖和PCB板圖.61第一章 緒論隨著信息寬帶化和高速化的發(fā)展，以前的低速PCB已完全不能滿足日益增長信息化發(fā)展的需要，人們對(duì)通信需求的不斷提高，要求信號(hào)的傳輸和處理的速度越來越快，相應(yīng)的高速PCB的應(yīng)用也越來越廣，設(shè)計(jì)也越來越復(fù)雜。高速電路有兩個(gè)方面的含義，一是頻率高，通常認(rèn)為數(shù)字電路的頻率達(dá)到或是超過45MHZ至50MHZ，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)系統(tǒng)的三分之一，就稱為高速電路；二是從信號(hào)的上升與下降時(shí)間考慮，當(dāng)信號(hào)的上升時(shí)小于6倍信號(hào)傳輸延時(shí)時(shí)即認(rèn)為信號(hào)是高速信號(hào)，此時(shí)考慮的與信號(hào)的具體頻率無關(guān)高速PCB的出現(xiàn)將

9、對(duì)硬件人員提出更高的要求，僅僅依靠自己的經(jīng)驗(yàn)去布線，會(huì)顧此失彼，造成研發(fā)周期過長，浪費(fèi)財(cái)力物力，生產(chǎn)出來的產(chǎn)品不穩(wěn)定。高速電路設(shè)計(jì)在現(xiàn)代電路設(shè)計(jì)中所占的比例越來越大，設(shè)計(jì)難度也越來越高，它的解決不僅需要高速器件，更需要設(shè)計(jì)者的智慧和仔細(xì)的工作，必須認(rèn)真研究分析具體情況，解決存在的高速電路問題一般說來主要包括三方面的設(shè)計(jì)：信號(hào)完整性設(shè)計(jì)、電磁兼容設(shè)計(jì)、電源完整性設(shè)計(jì)在電子系統(tǒng)與電路全面進(jìn)入1GHz以上的高速高頻設(shè)計(jì)領(lǐng)域的今天，在實(shí)現(xiàn)VLSI芯片、PCB和系統(tǒng)設(shè)計(jì)功能的前提下具有性能屬性的信號(hào)完整性問題已經(jīng)成為電子設(shè)計(jì)的一個(gè)瓶頸。從廣義上講，信號(hào)完整性指的是在高速產(chǎn)品中有互連線引起的所有問題，它主

10、要研究互連線與數(shù)字信號(hào)的電壓電流波形相互作用時(shí)其電氣特性參數(shù)如何影響產(chǎn)品的性能。傳統(tǒng)的設(shè)計(jì)方法在制作的過程中沒有仿真軟件來考慮信號(hào)完整性問題，產(chǎn)品首次成功是很難的，降低了生產(chǎn)效率。只有在設(shè)計(jì)過程中融入信號(hào)完整性分析，才能做到產(chǎn)品在上市時(shí)間和性能方面占優(yōu)勢(shì)。對(duì)于高速PCB設(shè)計(jì)者來說，熟悉信號(hào)完整性問題機(jī)理理論知識(shí)、熟練掌握信號(hào)完整性分析方法、靈活設(shè)計(jì)信號(hào)完整性問題的解決方案是很重要的，因?yàn)橹挥羞@樣才能成為21世紀(jì)信息高速化的成功硬件工程師。信號(hào)完整性的研究還是一個(gè)不成熟的領(lǐng)域，很多問題只能做定性分析，為此，在設(shè)計(jì)過程中首先要盡量應(yīng)用已經(jīng)成熟的工程經(jīng)驗(yàn)；其次是要對(duì)產(chǎn)品的性能做出預(yù)測(cè)和評(píng)估以及仿真。

11、在設(shè)計(jì)過程中可以不斷積累分析能力，不斷創(chuàng)新解決信號(hào)完整性的方法，利用仿真工具可以得到檢驗(yàn)。第二章：Candence Allegro PCB簡介2.1 高速PCB的設(shè)計(jì)方法2.1.1 傳統(tǒng)的PCB設(shè)計(jì)方法如圖2.1是傳統(tǒng)的設(shè)計(jì)方法，在最后測(cè)試之前，沒有做任何的處理，基本都是依靠設(shè)計(jì)者的經(jīng)驗(yàn)來完成的。在對(duì)樣機(jī)測(cè)試檢驗(yàn)時(shí)才可以查找到問題，確定問題原因。為了解決問題，很可能又要從頭開始設(shè)計(jì)一遍。無論是從開發(fā)周期還是開發(fā)成本上看，這種主要依賴設(shè)計(jì)者經(jīng)驗(yàn)的方法不能滿足現(xiàn)代產(chǎn)品開發(fā)的要求，更不能適應(yīng)現(xiàn)代高速電路高復(fù)雜性的設(shè)計(jì)。所以必須借助先進(jìn)的設(shè)計(jì)工具來定性、定量的分析，控制設(shè)計(jì)流程。圖2.1 圖2.22.

12、1.2 Cadence的PCB設(shè)計(jì)方法現(xiàn)在越來越多的高速設(shè)計(jì)是采用一種有利于加快開發(fā)周期的更有效的方法。先是建立一套滿足設(shè)計(jì)性能指標(biāo)的物理設(shè)計(jì)規(guī)擇，通過這些規(guī)則來限制PCB布局布線。在器件安裝之前，先進(jìn)行仿真設(shè)計(jì)。在這種虛擬測(cè)試中，設(shè)計(jì)者可以對(duì)比設(shè)計(jì)指標(biāo)來評(píng)估性能。而這些關(guān)鍵的前提因素是要建立一套針對(duì)性能指標(biāo)的物理設(shè)計(jì)規(guī)則，而規(guī)則的基礎(chǔ)又是建立在基于模型的仿真分析和準(zhǔn)確預(yù)測(cè)電氣特性之上的，所以不同階段的仿真分析顯得非常重要。Cadence公司針對(duì)PCB Design Studio發(fā)布一個(gè)功能非常實(shí)用的高速電路設(shè)計(jì)及信號(hào)完整性分析的工具選件Allegro PCB，利用這個(gè)仿真軟件能夠根據(jù)疊層的排

13、序，PCB的介電常數(shù)，介質(zhì)的厚度，信號(hào)層所處的位置以及線寬等等來判斷某一PCB線條是否屬于微帶線、帶狀線、寬帶耦合帶狀線，并且根據(jù)不同的計(jì)算公式自動(dòng)計(jì)算出信號(hào)線的阻抗以及信號(hào)線的反射、串?dāng)_、電磁干擾等等，從而可以對(duì)布線進(jìn)行約束以保證PCB的信號(hào)完整性。在布線時(shí)利用Interconnect Designer工具設(shè)置各種約束條件，這些約束條件包括了范圍廣泛的物理和電氣性能參數(shù)，如常見的PCB線寬，過孔數(shù)目，阻抗范圍，還有峰值串?dāng)_，過沖特性，信號(hào)延時(shí)，阻抗匹配等，用仿真的結(jié)果做出在PCB中對(duì)時(shí)序、信號(hào)完整性、電磁兼容、時(shí)間特性及其他相關(guān)問題上做出最優(yōu)化的設(shè)計(jì)。Cadence軟件針對(duì)高速PCB的設(shè)計(jì)開

14、發(fā)了自己的設(shè)計(jì)流程，如圖2它的主要思想是用好的仿真分析設(shè)計(jì)來預(yù)防問題的發(fā)生，盡量在PCB制作前解決一切可能發(fā)生的問題。與左邊傳統(tǒng)的設(shè)計(jì)流程相比，最主要的差別是在流程中增加了控制節(jié)點(diǎn)，可以有效地控制設(shè)計(jì)流程。它將原理圖設(shè)計(jì)、PCB布局布線和高速仿真分析集成于一體，可以解決在設(shè)計(jì)中各個(gè)環(huán)節(jié)存在的與電氣性能相關(guān)的問題。通過對(duì)時(shí)序、信噪、串?dāng)_、電源結(jié)構(gòu)和電磁兼容等多方面的因素進(jìn)行分析，可以在布局布線之前對(duì)系統(tǒng)的信號(hào)完整性、電源完整性、電磁干擾等問題作最優(yōu)的設(shè)計(jì)。2.2 SpecctraQuest Interconnect Designer在高速PCB設(shè)計(jì)中的應(yīng)用2.2.1 高速系統(tǒng)設(shè)計(jì)的若干問題“高速

15、”設(shè)計(jì)并不是只適用于以較高時(shí)鐘速率運(yùn)行的設(shè)計(jì)，隨著驅(qū)動(dòng)器的上升和下降時(shí)間縮短，信號(hào)完整性和EMC問題就會(huì)加大。如果所用片子的信號(hào)和時(shí)鐘邊沿速率為1至2ns或更快，即使運(yùn)行在幾兆赫的板子也要精心考慮。信號(hào)傳遞速度快的板子在設(shè)計(jì)時(shí)就要采用虛擬樣板，先對(duì)系統(tǒng)功能進(jìn)行透徹的仿真，然后決定電路圖的布局布線。所謂虛擬樣板是供設(shè)計(jì)者先行模擬仿真的系統(tǒng)模型。對(duì)模擬樣板進(jìn)行仿真，是為了分析信號(hào)的完整性和EMC性能，這意味著樣板里必須有足夠精確的器件模型。片子模型通常有兩類：一類是功能級(jí)；另一類是電路/器件級(jí)，后者一般用的是Spice語言或類似Spice的語言。功能級(jí)模型用于對(duì)系統(tǒng)級(jí)整體設(shè)計(jì)的評(píng)估，而電路/器件模

16、型則用于對(duì)設(shè)計(jì)內(nèi)部各個(gè)零部件進(jìn)行精確分析，找出難以鑒定的隱患。對(duì)這兩類模型都要進(jìn)行仿真，并檢查器件互連及板子通路。2.2.2 SpecctraQuest interconnect Designer的性能簡介SpecctraQuest interconnect Designer是Cadence公司為了滿足高速系統(tǒng)和板級(jí)設(shè)計(jì)需要而開發(fā)的工程設(shè)計(jì)環(huán)境。它將功能設(shè)計(jì)和物理實(shí)際設(shè)計(jì)有機(jī)的結(jié)合在一起。設(shè)計(jì)工程師能在直觀的環(huán)境中探索并解決與系統(tǒng)功能息息相關(guān)的高速設(shè)計(jì)問題。在進(jìn)行實(shí)際的布局和布線之前，SpecctraQuest Interconnect Designer使設(shè)計(jì)工程師在時(shí)間特性，信號(hào)完整性，EM

17、I，散熱及其他相關(guān)問題上作出最優(yōu)化的設(shè)計(jì)。這種統(tǒng)一的考慮不僅在單塊板的系統(tǒng)中得到完美體現(xiàn)，更能在多塊板構(gòu)成的系統(tǒng)中，包括ASIC芯片，電路板，連接電纜，插接件等之間的連接進(jìn)行分析。SpecctraQuest可以接受許多第三方廠商的網(wǎng)絡(luò)表信息，時(shí)間特性數(shù)據(jù)（例如IBIS模型），提供了強(qiáng)大且易用的高速設(shè)計(jì)必須考慮的參數(shù)設(shè)置環(huán)境。元件的IBIS仿真模型由元件的制造商提供，也可以自定義元件的模型。IBIS (input/output buffer information) 輸入/輸出緩沖器信息規(guī)范,是一個(gè)元件的標(biāo)準(zhǔn)模型信息。IBIS模型是一種基于V/I曲線的對(duì)I/O 緩沖器快速準(zhǔn)確建摸的方法,是反映芯

18、片驅(qū)動(dòng)和接收電氣特性的一種國際標(biāo)準(zhǔn),它提供一種標(biāo)準(zhǔn)的文件格式來記錄如驅(qū)動(dòng)器輸出阻抗、上升/下降時(shí)間及輸出負(fù)載等參數(shù),非常適合做振鈴( ringing) 和串?dāng)_(crosstalk) 等高頻效應(yīng)的計(jì)算與仿真。IBIS模型是用于描述I/O 緩沖信息特性的模型,一個(gè)輸出輸入端口的行為描述可以分解為一系列的簡單的功能模塊,由這些簡單的功能模塊就可以建立起完整的IBIS模型,包括封裝所帶來的寄生參數(shù)、硅片本身的寄生電容、電源或地的嵌壓保護(hù)電路、門限和使能邏輯、上拉和下拉電路等。在SpecctraQuest的參數(shù)設(shè)置環(huán)境中你可以針對(duì)不同設(shè)計(jì)要求規(guī)定不同的約束條件。這些不同的約束條件可以通過參數(shù)分配表分配給

19、電路板上不同的特定區(qū)域，或者分配給某一個(gè)信號(hào)組（group），甚至具體到某一個(gè)網(wǎng)絡(luò)。這些約束條件包括了范圍廣泛的物理和電氣性能參數(shù)，如常見的PCB線寬，過孔數(shù)目，阻抗范圍，還有峰值串?dāng)_，過沖特性，信號(hào)延時(shí)，阻抗匹配等。SpecctraQuest內(nèi)部包括SigNoise信號(hào)完整性分析工具，SigNoise能接受IBIS， Elecmodel和Quad模型，轉(zhuǎn)換成其獨(dú)特的設(shè)計(jì)模型化語言（DML）以完成復(fù)雜I/O結(jié)構(gòu)的建模。這種結(jié)構(gòu)內(nèi)有可編程驅(qū)動(dòng)強(qiáng)度緩沖器，動(dòng)態(tài)上拉/下拉I/O緩沖器和動(dòng)態(tài)鉗位二極管。這種復(fù)雜的I/O結(jié)構(gòu)模型是純IBIS模型難以作到的。DML語言以Spice語言為基礎(chǔ)，把IBIS模型

20、嵌套在較大的宏模型中，在較大的Spice模型中有功能性IBIS模型，因此SigNoise能以快得多的速度進(jìn)行仿真，而這種速度是純Spice模型所無法達(dá)到的。SpecctraQuest對(duì)高速系統(tǒng)的信號(hào)完整性分析和波形仿真，在高速系統(tǒng)設(shè)計(jì)中具有指導(dǎo)意義。設(shè)計(jì)者可以在電路板預(yù)布局的情況下，就可以對(duì)系統(tǒng)特性進(jìn)行仿真，而且實(shí)踐證明，仿真結(jié)果不好的布局，在完成布線后的仿真結(jié)果也不好。在進(jìn)行布局的調(diào)整，完成布線后，再進(jìn)行仿真，對(duì)于效果不好的網(wǎng)絡(luò)分析原因，再加以針對(duì)性的改進(jìn)，直至得到滿意的布線結(jié)果。SpecctraQuest仿真流程如下：圖2.3 第三章 信號(hào)完整性分析概論3.1 信號(hào)完整性（Signal I

21、ntegrity）概念信號(hào)完整性是指信號(hào)在信號(hào)線上的質(zhì)量。信號(hào)具有良好的信號(hào)完整性是指當(dāng)在需要的時(shí)候，具有所必需達(dá)到的電壓電平數(shù)值。差的信號(hào)完整性不是由某一因素導(dǎo)致的，而是由板級(jí)設(shè)計(jì)中多種因素共同引起的。特別是在高速電路中，所使用的芯片的切換速度過快、端接元件布設(shè)不合理、電路的互聯(lián)不合理等都會(huì)引起信號(hào)的完整性問題。具體主要包括串?dāng)_、反射、過沖與下沖、振蕩、信號(hào)延遲等。3.2 信號(hào)完整性的引發(fā)因素信號(hào)完整性問題由多種因素引起，歸結(jié)起來有反射、串?dāng)_、過沖和下沖、振鈴、信號(hào)延遲等，其中反射和串?dāng)_是引發(fā)信號(hào)完整性問題的兩大主要因素。3.2.1 反射(reflection)反射和我們所熟悉的光經(jīng)過不連續(xù)

22、的介質(zhì)時(shí)都會(huì)有部分能量反射回來一樣，就是信號(hào)在傳輸線上的回波現(xiàn)象。此時(shí)信號(hào)功率沒有全部傳輸?shù)截?fù)載處，有一部分被反射回來了。在高速的PCB中導(dǎo)線必須等效為傳輸線，按照傳輸線理論，如果源端與負(fù)載端具有相同的阻抗，反射就不會(huì)發(fā)生了。如果二者阻抗不匹配就會(huì)引起反射，負(fù)載會(huì)將一部分電壓反射回源端。根據(jù)負(fù)載阻抗和源阻抗的關(guān)系大小不同，反射電壓可能為正，也可能為負(fù)。如果反射信號(hào)很強(qiáng)，疊加在原信號(hào)上，很可能改變邏輯狀態(tài)，導(dǎo)致接收數(shù)據(jù)錯(cuò)誤。如果在時(shí)鐘信號(hào)上可能引起時(shí)鐘沿不單調(diào)，進(jìn)而引起誤觸發(fā)。一般布線的幾何形狀、不正確的線端接、經(jīng)過連接器的傳輸及電源平面的不連續(xù)等因素均會(huì)導(dǎo)致此類反射。另外常有一個(gè)輸出多個(gè)接收，

23、這時(shí)不同的布線策略產(chǎn)生的反射對(duì)每個(gè)接收端的影響也不相同，所以布線策略也是影響反射的一個(gè)不可忽視的因素。3.2.2 串?dāng)_（crosstalk）串?dāng)_是相鄰兩條信號(hào)線之間的不必要的耦合，信號(hào)線之間的互感和互容引起線上的噪聲。因此也就把它分為感性串?dāng)_和容性串?dāng)_，分別引發(fā)耦合電流和耦合電壓。當(dāng)信號(hào)的邊沿速率低于lns時(shí)，串?dāng)_問題就應(yīng)該考慮了。如果信號(hào)線上有交變的信號(hào)電流通過時(shí)，會(huì)產(chǎn)生交變的磁場(chǎng)，處于磁場(chǎng)中的相鄰的信號(hào)線會(huì)感應(yīng)出信號(hào)電壓。一般PCB板層的參數(shù)、信號(hào)線間距、驅(qū)動(dòng)端和接收端的電氣特性及信號(hào)線的端接方式對(duì)串?dāng)_都有一定的影響。在Cadence的信號(hào)仿真工具中可以同時(shí)對(duì)6條耦合信號(hào)線進(jìn)行串?dāng)_后仿真，

24、可以設(shè)置的掃描參數(shù)有：PCB的介電常數(shù)，介質(zhì)的厚度，沉銅厚度，信號(hào)線長度和寬度，信號(hào)線的間距仿真時(shí)還必須指定一個(gè)受侵害的信號(hào)線，也就是考察另外的信號(hào)線對(duì)本條線路的干擾情況，激勵(lì)設(shè)置為常高或是常低，這樣就可以測(cè)到其他信號(hào)線對(duì)本條信號(hào)線的感應(yīng)電壓的總和，從而可以得到滿足要求的最小間距和最大并行長度。3.2.3 過沖(overshoot)和下沖(undershoot)過沖是由于電路切換速度過快以及上面提到的反射所引起的信號(hào)跳變，也就是信號(hào)第一個(gè)峰值超過了峰值或谷值的設(shè)定電壓。下沖是指下一個(gè)谷值或峰值。過分的過沖能夠引起保護(hù)二極管工作，導(dǎo)致過早地失效，嚴(yán)重的還會(huì)損壞器件。過分的下沖能夠引起假的時(shí)鐘或數(shù)

25、據(jù)錯(cuò)誤。它們可以通過增加適當(dāng)端接予以減少或消除。3.2.4 振鈴(ringing)振蕩的現(xiàn)象是反復(fù)出現(xiàn)過沖和下沖。信號(hào)的振鈴由傳輸線上過度的電感和電容引起的接收端與傳輸線和源端的阻抗不匹配而產(chǎn)生的，通常發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限會(huì)導(dǎo)致邏輯功能紊亂。振鈴由反射等多種因素引起的，振鈴可以通過適當(dāng)?shù)亩私踊蚴歉淖働CB參數(shù)予以減小，但是不可能完全消除。在Cadence的信號(hào)仿真軟件中，將以上的信號(hào)完整性問題都放在反射參數(shù)中去度量。在接收和驅(qū)動(dòng)器件的IBIS模型庫中，我們只需要設(shè)置不同的傳輸線阻抗參數(shù)、電阻值、信號(hào)傳輸速率以及選擇微帶線還是帶狀線，就可以通過仿真工具直接計(jì)算出信號(hào)的波形

26、以及相應(yīng)的數(shù)據(jù)，這樣就可以找出匹配的傳輸線阻抗值、電阻值、信號(hào)傳輸速率，在對(duì)應(yīng)的PCB軟件Allegro中，就可以根據(jù)相對(duì)應(yīng)的傳輸線阻抗值和信號(hào)傳輸速率得到各層中相對(duì)應(yīng)信號(hào)線的寬度(需提前設(shè)好疊層的順序和各參數(shù))。選擇電阻匹配的方式也有多種，包括源端端接和并行端接等，根據(jù)不同的電路選擇不同的方式。在布線策略上也可以選擇不同的方式：菊花型、星型、自定義型，每種方式都有其優(yōu)缺點(diǎn)，可以根據(jù)不同的電路仿真結(jié)果來確定具體的選擇方式。3.2.5 信號(hào)延遲(delay)電路中只能按照規(guī)定的時(shí)序接收數(shù)據(jù)，過長的信號(hào)延遲可能導(dǎo)致時(shí)序和功能的混亂，在低速的系統(tǒng)中不會(huì)有問題，但是信號(hào)邊緣速率加快，時(shí)鐘速率提高，信號(hào)

27、在器件之間的傳輸時(shí)間以及同步時(shí)間就會(huì)縮短。驅(qū)動(dòng)過載、走線過長都會(huì)引起延時(shí)。必須在越來越短的時(shí)間預(yù)算中要滿足所有門延時(shí)，包括建立時(shí)間，保持時(shí)間，線延遲和偏斜。 由于傳輸線上的等效電容和電感都會(huì)對(duì)信號(hào)的數(shù)字切換產(chǎn)生延遲，加上反射引起的振蕩回繞，使得數(shù)據(jù)信號(hào)不能滿足接收端器件正確接收所需要的時(shí)間，從而導(dǎo)致接收錯(cuò)誤。在Cadence的信號(hào)仿真軟件中，將信號(hào)的延遲也放在反射的子參數(shù)中度量，有Settledelay、Switchdelay、Propdelay。其中前兩個(gè)與IBIS模型庫中的測(cè)試負(fù)載有關(guān)，這兩個(gè)參數(shù)可以通過驅(qū)動(dòng)器件和接收器件的用戶手冊(cè)參數(shù)得到，可以將它們與仿真后的Settledelay、Sw

28、itchdelay加以比較，如果在Slow模式下得到的Switchdelay都小于計(jì)算得到的值，并且在Fast的模式下得到的Switchdelay的值都大于計(jì)算得到的值，就可以得出我們真正需要的兩個(gè)器件之間的時(shí)延范圍Propdelay。在具體器件布放的時(shí)候，如果器件的位置不合適，在對(duì)應(yīng)的時(shí)延表中那部分會(huì)顯示紅色，當(dāng)把其位置調(diào)整合適后將會(huì)變成藍(lán)色，表示信號(hào)在器件之間的延時(shí)已經(jīng)滿足Propdelay規(guī)定的范圍了。3.3 信號(hào)完整性的解決方案隨著各種PCB仿真軟件的出現(xiàn)，通過仿真指導(dǎo)布局來解決信號(hào)完整性問題成為行之有效的途徑。首先在電路設(shè)計(jì)方案中，設(shè)計(jì)者可有多種選擇，并能通過設(shè)計(jì)同步切換輸出數(shù)量，各

29、單元的最大dI/dt和dV/dt等工作來控制信號(hào)的完整性，也可為高扇出功能塊，如時(shí)鐘驅(qū)動(dòng)器選擇使用差分信號(hào)。在布線過程中，可以通過在SpecctraQues中設(shè)置約束條件來使布線符合規(guī)定條件，以得到對(duì)于延遲的準(zhǔn)確預(yù)測(cè)。對(duì)電路進(jìn)行電路仿真 這在現(xiàn)代高速PCB板設(shè)計(jì)中顯得尤為重要，而且它具有的最大優(yōu)點(diǎn)是顯而易見，給設(shè)計(jì)師科學(xué)、準(zhǔn)確和直觀的設(shè)計(jì)結(jié)果，便于及時(shí)更改與糾正，縮短了設(shè)計(jì)時(shí)間，降低了成本設(shè)計(jì)者應(yīng)對(duì)相關(guān)因素作出估計(jì)，建立合理的模型。隨著時(shí)鐘頻率的增加，這將成為一項(xiàng)關(guān)鍵的確認(rèn)和驗(yàn)證步驟。在現(xiàn)代高速PCB設(shè)計(jì)中， 保持信號(hào)完整性對(duì)設(shè)計(jì)者來說越來越富有挑戰(zhàn)性。號(hào)完整性要求。第四章 傳輸線原理簡單的說

30、，傳輸線是由兩條有一定長度的導(dǎo)線組成。如信號(hào)在走線上的傳輸時(shí)間大于電平跳變上升/下降時(shí)間的一半，則該走線判定為傳輸線。4.1 傳輸線模型平行傳輸線如下圖所示：圖4.1信號(hào)路徑和返回路徑所在的傳輸線不可能是理想的導(dǎo)體，因此它們都有有限的電阻，電阻的大小由傳輸線的長度和橫截面積決定。任何傳輸線都可以劃分為一系列串接線段。同樣的在傳輸線之間的介質(zhì)也不可能是理想的絕緣體，漏電流總是存在的，可以用單位長度傳輸線的漏電流來衡量。如果AB導(dǎo)線間的電壓不隨時(shí)間而變化，在AB導(dǎo)線就會(huì)存在靜態(tài)電場(chǎng)。由靜電學(xué)原理可知，由靜電場(chǎng)產(chǎn)生的電壓為：如果兩導(dǎo)線上帶有等量、極性相反的自由電荷，根據(jù)庫侖定律，導(dǎo)線間的靜電場(chǎng)為：

31、Q是自由電荷量，是介電常數(shù)，r是導(dǎo)線間距。傳輸線上的電荷以及其間的電壓構(gòu)成了電容： 由于電容量會(huì)隨傳輸線的長度線性增加，在分析中運(yùn)用傳輸線的單位長度電容。導(dǎo)線中的電流會(huì)在周圍產(chǎn)生磁場(chǎng)，由安培定律有： 由畢奧-沙伐爾定律有： H是磁場(chǎng)強(qiáng)度，B是磁通密度，是磁導(dǎo)率。如果導(dǎo)線間的磁通量隨時(shí)間變化，傳輸線上就會(huì)產(chǎn)生感應(yīng)電壓，由法拉第定律有： 綜上所述，傳輸線模型段由串聯(lián)電阻和電感、并聯(lián)電容組成，如下圖： 圖4.2從電路分析的角度講，以上三種結(jié)構(gòu)安排是等價(jià)的，實(shí)際的傳輸線模型由無數(shù)多個(gè)短線段組成，短線段的長度趨于零。由一系列短傳輸線段組成的傳輸線模型如下： 圖4.3 4.2 傳輸線的特性阻抗考慮短線段上

32、的電阻和電感，其阻抗為： 同樣的綜合電容和電導(dǎo)，其阻抗為： 在下圖中假設(shè)傳輸線的長度無限大，每一小段傳輸線的阻抗是相等的，即： 圖4.4對(duì)于均與傳輸線，當(dāng)信號(hào)在上面?zhèn)鬏敃r(shí)，在任何一處所受到的瞬態(tài)阻抗是相同的，稱之為傳輸線的特性阻抗。所以上圖可以簡化為下圖：圖4.5由上面的討論可知傳輸線的輸入阻抗和特性阻抗必然相等，即： 由上圖的電路結(jié)構(gòu)知： 求解上式得： 根據(jù)和的定義，可得： 因?yàn)楹苄?，所以上式可以簡化為?在低頻情況下，比如信號(hào)頻率小于1KHz時(shí)，特性阻抗為： 當(dāng)信號(hào)頻率很高，比如大于100MHz時(shí)，和遠(yuǎn)大于R和G，所以上式進(jìn)一步簡化為： 第五章 反射的理論分析和仿真 如果信號(hào)沿互連線傳播時(shí)

33、所受的瞬態(tài)阻抗發(fā)生變化，則一部份信號(hào)將被反射，另一部份信號(hào)發(fā)生失真并繼續(xù)傳播下去。5.1 反射形成機(jī)理信號(hào)沿傳輸線傳播時(shí)，其路徑上的每一步都有相應(yīng)的瞬態(tài)阻抗，無論是什么原因使瞬態(tài)阻抗發(fā)生了變化，信號(hào)都將產(chǎn)生反射現(xiàn)象，瞬態(tài)阻抗變化越大，反射越大。 圖5.1信號(hào)到達(dá)瞬態(tài)阻抗不同的兩個(gè)區(qū)域的交界面時(shí)，在導(dǎo)體中只存在一個(gè)電壓和一個(gè)電流回路，邊界處不可能出現(xiàn)電壓不連續(xù)，否則此處有一個(gè)無限大的電場(chǎng)；也不可能出現(xiàn)電流不連續(xù)，否則此處有一個(gè)無限大的磁場(chǎng)，所以交界面的電壓和電流一定連續(xù)，則有： ，而由歐姆定律知：，當(dāng)交界面兩側(cè)的阻抗不同時(shí)，以上四個(gè)關(guān)系不可能同時(shí)成立，這就說明在交界面上必然有反射回發(fā)射端的電壓，

34、以平衡交界面兩端不匹配的電壓和電流。入射信號(hào)電壓向著分界面?zhèn)鞑ィ鴤鬏斝盘?hào)電壓遠(yuǎn)離分界面而傳播，入射電壓穿越分界面時(shí)，產(chǎn)生反射電壓，則有：相應(yīng)的當(dāng)入射電流穿越分界面時(shí)，反射電流和傳輸電流的關(guān)系為： 按照歐姆定律，每個(gè)區(qū)域中的電壓與電流的關(guān)系為：， 通過換算可以得到： ，由此可以看出，縮小和的差值，有利于減小反射電壓，在實(shí)際運(yùn)用中，通過給傳輸線端接匹配阻抗來實(shí)現(xiàn)。在典型的數(shù)字系統(tǒng)中，驅(qū)動(dòng)器的輸出阻抗通常小于PCB互聯(lián)信號(hào)線的特征阻抗，而PCB互聯(lián)信號(hào)線的特征阻抗也總是小于接收器的輸入阻抗。這種阻抗的不連續(xù)性就會(huì)導(dǎo)致設(shè)計(jì)系統(tǒng)中信號(hào)反射的出現(xiàn)。5.2反射引起的振鈴效應(yīng)5.2.1 由電路諧振產(chǎn)生的振鈴

35、效應(yīng)在研究由反射引起的振鈴效應(yīng)前，先討論由電路諧振引起的振鈴效應(yīng)。在時(shí)鐘速度高達(dá)10MHz的數(shù)字系統(tǒng)中，振鈴（Ringing）現(xiàn)象是設(shè)計(jì)中的顯著問題。傳導(dǎo)系統(tǒng)對(duì)輸入信號(hào)的響應(yīng)，在很大程度上取決于系統(tǒng)的尺寸是否小于信號(hào)中最快的電氣特性的有效長度，反之亦然。電氣特性的有效長度由它的持續(xù)時(shí)間和傳播延遲決定，即l=Tr/D（Tr =上升時(shí)間，ps；D=延遲，ps/in）。如果走線長度小于有效長度的1/6，該電路表現(xiàn)為集總系統(tǒng)，如果系統(tǒng)對(duì)輸入脈沖的響應(yīng)是沿走線分布的，稱之為分布系統(tǒng)。 圖5.2對(duì)于不同長度的印制板布線，有不同的處理方法。一般來說，長度小于2英寸的走線的電氣特性更像集總參數(shù)的LC電路；長度

36、大于8英寸的走線的電氣特性更像分布參量的傳輸線電路。為了消除以振鈴噪聲，對(duì)于不同長度的走線有不同的處理措施，這些措施和印制版走線的等效電路模型有關(guān)。印制版的走線類似于諧振電路，由板上的銅鉑提供電感，負(fù)載提供電容，同時(shí)銅鉑依其長度有分布電感存在。下圖即為其簡化模型：圖5.3在此模型中C為Source驅(qū)動(dòng) 源的負(fù)載管腳的分布電容，該電路模型為一LC諧振電路，如果其電感量為L，電容為C，則其諧振頻率為：振鈴噪聲大致正比于諧振周期和時(shí)鐘沿上升/下降時(shí)間的比值。當(dāng)走線很短時(shí)，電感量和分布電容量都很小，這樣諧振頻率很高，諧振周期很短，振鈴的幅度亦很小。當(dāng)走線長度增加時(shí)，電感量和分布電容量都加大，

37、諧振周期變長，振鈴幅度也加大，此時(shí)對(duì)電路的正常工作會(huì)產(chǎn)生較大的影響。如下圖所示：圖5.4減小振鈴噪聲的一種有效手段是在電路中串聯(lián)一個(gè)小電阻，此時(shí)電路模型變?yōu)橄聢D： 圖5.5顯然，該電阻為諧振電路提供了阻尼，該阻尼電阻能顯著減小振鈴幅度，縮短振鈴震蕩時(shí)間，同時(shí)幾乎不影響電路速度。在工程使用上，該電阻通常為25歐姆。理論上，電平從高到低跳變和從低到高跳變都會(huì)引起振鈴，但是在典型的TTL電路中，從高到低的電平跳變引起的振鈴現(xiàn)象更為顯著。這是因?yàn)橄鄬?duì)于從低到高的電平跳變，CMOS和TTL的輸出級(jí)在從高到低的跳變時(shí)有更強(qiáng)的驅(qū)動(dòng)能力，同時(shí)其等效的輸出阻抗更小，一般只有3-10歐姆，這樣就不能為諧振回路提供

38、強(qiáng)的阻尼，所以從高到低的跳變 引起的振鈴較劇烈，對(duì)電路的影響也較大。同時(shí)TTL電平對(duì)高低門限有不同耐受程度：典型的邏輯信號(hào)在高電平時(shí)有3.5V，而在低電平時(shí)為0.2V，而高低電平門限為1.4V，所以在從低到高的跳變產(chǎn)生的振鈴必須有（3.5-1.4=2.1V）的幅度才會(huì)產(chǎn)生數(shù)據(jù)錯(cuò)誤；而從高到低的振鈴幅度只要有（1.4-0.2=1.2V）就會(huì)產(chǎn)生數(shù)據(jù)錯(cuò)誤。對(duì)長度小于2英寸，線寬10mil的走線進(jìn)行仿真，發(fā)射端為74LCX16374芯片NO.23引腳，接收端為Virtex_NO.D2引腳，激勵(lì)為100MHZ的方波，如下圖所示：圖5.6在不加阻尼電阻、加入阻尼電阻R=25ohm、R=50ohm、R=1

39、00ohm的情況下得到的仿真結(jié)果如下表：表5.1阻尼電阻R/ohmR=0 R=25 R=50R=100OvershootHigh/mv3932.533616.683300.003247.76OvershootLow/mv-791.906-501.719-21.502625.1391 仿真波形對(duì)比如下：圖5.7從上圖可看出，在接收端波無阻尼電阻時(shí)波形有明顯的振鈴效應(yīng)存在，為了減小振鈴效應(yīng)，在發(fā)射端與接收端之間加入阻尼電阻后，振鈴效應(yīng)有明顯的改善，隨著R的增大，振鈴的幅度和次數(shù)逐漸減少，對(duì)于波形的改善有一定效果。5.2.2 反射引起的振鈴效應(yīng)驅(qū)動(dòng)源總存在內(nèi)阻，內(nèi)阻對(duì)進(jìn)入傳輸線的初始電壓有重要影響。

40、當(dāng)反射波最終到達(dá)源端時(shí)，將此內(nèi)阻作為瞬態(tài)阻抗，它的值決定了反射波再次反射回遠(yuǎn)端的情況。進(jìn)入傳輸線的實(shí)際電壓是由源電壓及內(nèi)阻和傳輸線組成的分壓器共同決定的，設(shè)源電壓為，內(nèi)阻為，傳輸線的特性阻抗為，則進(jìn)入傳輸線的實(shí)際電壓為： 由此可見減小電源的內(nèi)阻有利于提高電源的利用率，在實(shí)際運(yùn)用中，驅(qū)動(dòng)源內(nèi)阻都遠(yuǎn)小于傳輸線特性阻抗，而負(fù)載的輸入阻抗一般都大于傳輸線的特性阻抗，這樣就會(huì)導(dǎo)致在源端出現(xiàn)負(fù)反射，在負(fù)載端出現(xiàn)正反射，反射波在源端和負(fù)載端來回反射就會(huì)引起振鈴現(xiàn)象，與電路諧振所產(chǎn)生的振鈴效應(yīng)相比，其本質(zhì)上是有區(qū)別的。當(dāng)走線很長時(shí)，由反射引起的振鈴是很嚴(yán)重的，對(duì)走線長度為10in的傳輸線進(jìn)行仿真，得到如下波形

41、：圖5.8由圖可以看出，由于阻抗不匹配，在阻抗突變界面上產(chǎn)生多次反射，源端波形和接收端波形均遭受到了不同程度的畸變。5.3 端接電阻匹配方式匹配阻抗的端接有多種方式，包括并聯(lián)終端匹配，串聯(lián)終端匹配，戴維南終端匹配，AC終端匹配，肖特基二極管終端匹配。5.3.1 并聯(lián)終端匹配并聯(lián)終端匹配是最簡單的終端匹配技術(shù)：通過一個(gè)電阻R將傳輸線的末端接到地或者接到VCC上。電阻R的值必須同傳輸線的特征阻抗Z0匹配，以消除信號(hào)的反射。如果R同傳輸線的特征阻抗Z0匹配，不論匹配電壓的值如何，終端匹配電阻將吸收形成信號(hào)反射的能量。終端匹配到VCC可以提高驅(qū)動(dòng)器的源的驅(qū)動(dòng)能力，而終端匹配到地則可以提高電流的吸收能力

42、。并聯(lián)終端匹配技術(shù)突出的優(yōu)點(diǎn)就是這種類型終端匹配技術(shù)的設(shè)計(jì)和應(yīng)用簡便易行，在這種終端匹配技術(shù)中僅需要一個(gè)額外的元器件；這種技術(shù)的缺點(diǎn)在于終端匹配電阻會(huì)帶來直流功率消耗。另外并聯(lián)終端匹配技術(shù)也會(huì)使信號(hào)的邏輯高輸出電平的情況退化。將TTL輸出終端匹配到地會(huì)降低VOH的電平值，從而降低了接收器輸入端對(duì)噪聲的免疫能力。圖5.9對(duì)長走線進(jìn)行并聯(lián)終端匹配后仿真，波形如下： 圖5.105.3.2 串聯(lián)終端匹配串聯(lián)終端匹配技術(shù)，也稱之為后端終端匹配技術(shù)，不同于其它類型的終端匹配技術(shù)，是源端的終端匹配技術(shù)。串聯(lián)終端匹配技術(shù)是在驅(qū)動(dòng)器輸出端和信號(hào)線之間串聯(lián)一個(gè)電阻。驅(qū)動(dòng)器輸出阻抗R0以及電阻R值的和必須同信號(hào)線的

43、特征阻抗Z0匹配。對(duì)于這種類型的終端匹配技術(shù)，由于信號(hào)會(huì)在傳輸線、串聯(lián)匹配電阻以及驅(qū)動(dòng)器的阻抗之間實(shí)現(xiàn)信號(hào)電壓的分配，因而加在信號(hào)線上的電壓實(shí)際只有一半的信號(hào)電壓。而在接收端，由于信號(hào)線阻抗和接收器阻抗的不匹配，通常情況下，接收器的輸入阻抗更高，因而會(huì)導(dǎo)致大約同樣幅度值信號(hào)的反射，稱之為附加的信號(hào)波形。因而接收器會(huì)馬上看到全部的信號(hào)電壓（附加信號(hào)和反射信號(hào)之和），而附加的信號(hào)電壓會(huì)向驅(qū)動(dòng)端傳遞。然而不會(huì)出現(xiàn)進(jìn)一步的信號(hào)反射，這是因?yàn)榇?lián)的匹配電阻在接收器端實(shí)現(xiàn)了反射信號(hào)的終端匹配。串聯(lián)終端匹配技術(shù)的優(yōu)點(diǎn)是這種匹配技術(shù)僅僅為系統(tǒng)中的每一個(gè)驅(qū)動(dòng)器增加一個(gè)電阻元件，而且相對(duì)于其它的電阻類型終端匹配技

44、術(shù)來說，串聯(lián)終端匹配技術(shù)中匹配電阻的功耗是最小的，而且串聯(lián)終端匹配技術(shù)不會(huì)給驅(qū)動(dòng)器增加任何額外的直流負(fù)載，也不會(huì)在信號(hào)線與地之間引入額外的阻抗。由于許多的驅(qū)動(dòng)器都是非線性的驅(qū)動(dòng)器，驅(qū)動(dòng)器的輸出阻抗隨著器件邏輯狀態(tài)的變化而變化，從而導(dǎo)致串聯(lián)匹配電阻的合理選擇更加復(fù)雜。所以，很難應(yīng)用某一個(gè)簡單的設(shè)計(jì)公式為串聯(lián)匹配電阻來選擇一個(gè)最合適的值。 圖5.11對(duì)長走線進(jìn)行串聯(lián)終端匹配后仿真，波形如下：圖5.125.3.3戴維南終端匹配戴維南終端匹配技術(shù)或者也叫做雙電阻終端匹配技術(shù)，采用兩個(gè)電阻來實(shí)現(xiàn)終端匹配，R1和R2的并聯(lián)組合要求同信號(hào)線的特征阻抗Z0匹配。R1的作用是幫助驅(qū)動(dòng)器更加容易地到達(dá)邏輯高狀態(tài)，

45、這通過從VCC向負(fù)載注入電流來實(shí)現(xiàn)。與此相類似，R2的作用是幫助驅(qū)動(dòng)器更加容易地到達(dá)邏輯低狀態(tài)，這通過R2向地釋放電流來實(shí)現(xiàn)。戴維南終端匹配技術(shù)的優(yōu)勢(shì)在于在這種匹配方式下，終端匹配電阻同時(shí)還作為上拉電阻和下拉電阻來使用，因而提高了系統(tǒng)的噪聲容限。戴維南終端匹配技術(shù)同樣通過向負(fù)載提供額外的電流從而有效地減輕了驅(qū)動(dòng)器的負(fù)擔(dān)，另外這種終端匹配技術(shù)還能夠有效地抑制信號(hào)過沖。戴維南終端匹配的一個(gè)缺點(diǎn)就是無論邏輯狀態(tài)是高還是低，在VCC到地之間都會(huì)有一個(gè)常量的直流電流存在，因而會(huì)導(dǎo)致終端匹配電阻中有靜態(tài)的直流功耗。這種終端匹配技術(shù)同樣也要求兩個(gè)匹配電阻之間存在一定的比例關(guān)系，同時(shí)也存在額外的到電源和地的線

46、路連接。負(fù)載電容和電阻（Z0、R1和R2的并聯(lián)組合）會(huì)對(duì)信號(hào)的上升時(shí)間產(chǎn)生影響，提升驅(qū)動(dòng)器的輸出電壓。圖5.13對(duì)長走線進(jìn)行戴維南終端匹配后仿真，波形如下： 圖5.145.3.4 AC終端匹配AC終端匹配技術(shù)也稱之為RC終端匹配技術(shù)，由一個(gè)電阻R和一個(gè)電容C組成，電阻R和電容C連接在傳輸線的負(fù)載一端。電阻R的值必須同傳輸線的特征阻抗Z0的值匹配才能消除信號(hào)的反射，電容值的選擇卻十分復(fù)雜，這是因?yàn)殡娙葜堤?huì)導(dǎo)致RC時(shí)間常數(shù)過小，這樣一來該RC電路就類型于一個(gè)尖銳信號(hào)沿發(fā)生器，從而引入信號(hào)的過沖與下沖，另一方面，較大的電容值會(huì)帶來更大的功率消耗。通常情況下，要確保RC時(shí)間常數(shù)大于該傳輸線負(fù)載延時(shí)

47、的兩倍。終端匹配元器件上的功率消耗是頻率、信號(hào)占空比、以及過去數(shù)據(jù)位模式的函數(shù)。所有這些因素都將影響終端匹配電容的充電和放電特性，從而影響功率消耗。 AC終端匹配技術(shù)的優(yōu)勢(shì)在于終端匹配電容阻隔了直流通路，因此節(jié)省了可觀的功率消耗，同時(shí)恰當(dāng)?shù)剡x取匹配電容的值，可以確保負(fù)載端的信號(hào)波形接近理想的方波，同時(shí)信號(hào)的過沖與下沖又都很小。AC終端匹配技術(shù)的一個(gè)缺點(diǎn)是信號(hào)線上的數(shù)據(jù)可能出現(xiàn)時(shí)間上的抖動(dòng)，這主要取決于在此之前的數(shù)據(jù)位模式。舉例來說，一個(gè)較長的類似的位串?dāng)?shù)據(jù)會(huì)導(dǎo)致信號(hào)傳輸線和電容充電到驅(qū)動(dòng)器的最高輸出電平值。然后，如果緊接著的是一個(gè)相位相反的數(shù)據(jù)位就需要花比正常情況更長的時(shí)間來確保信號(hào)跨越接收器

48、邏輯閾值電平，這是因?yàn)榻邮掌鞫说碾妷浩鹱砸粋€(gè)很高的電位。圖5.15對(duì)長走線進(jìn)行RC終端匹配后仿真，波形如下： 圖5.165.3.5 肖特基二極管終端匹配肖特基二極管終端匹配技術(shù)也稱之為二極管終端匹配技術(shù)，由兩個(gè)肖特基二極管組成。傳輸線末端任何的信號(hào)反射，如果導(dǎo)致接收器輸入端上的電壓超過VCC和二極管的正向偏值電壓，該二極管就會(huì)正向?qū)ㄟB接到VCC上。該二極管導(dǎo)通從而將信號(hào)的過沖箝位到VCC和二極管的閾值電壓的和上。 同樣連接到地上的二極管也可以將信號(hào)的下沖限制在二極管的正向偏置電壓上。然而該二極管不會(huì)吸收任何的能量，而僅僅只是將能量導(dǎo)向電源或者是地。這種工作方式的結(jié)果是，傳輸線上就會(huì)出現(xiàn)多次的

49、信號(hào)反射。信號(hào)的反射會(huì)逐漸衰減，主要是因?yàn)槟芰繒?huì)通過二極管在電源和地之間實(shí)現(xiàn)能量的交換，以及傳輸線上的電阻性損耗。能量的損耗限制了信號(hào)反射的幅度，確保信號(hào)的完整性。不同于傳統(tǒng)的終端匹配技術(shù)，二極管終端匹配技術(shù)的一個(gè)優(yōu)勢(shì)就是，肖特基二極管終端匹配無須考慮真正意義上的匹配。所以，當(dāng)傳輸線的特征阻抗Z0不清楚時(shí)，比較適合采用這種終端匹配技術(shù)。同時(shí)，在肖特基二極管上的動(dòng)態(tài)導(dǎo)通電阻上消耗的功率遠(yuǎn)遠(yuǎn)小于任何電阻類型終端匹配技術(shù)的功率消耗。事實(shí)上，反射功率的一部分會(huì)通過正向偏置的二極管反饋回到VCC或者地，同樣也可以在傳輸線上任何可能引發(fā)信號(hào)反射的位置加入肖特基二極管。二極管終端匹配技術(shù)的缺點(diǎn)是多次信號(hào)反射

50、的存在可能會(huì)影響后續(xù)信號(hào)的行為。 圖5.175.4 多負(fù)載的端接在實(shí)際電路中常常會(huì)遇到單一驅(qū)動(dòng)源驅(qū)動(dòng)多個(gè)負(fù)載的情況，這時(shí)需要根據(jù)負(fù)載情況及電路的布線拓?fù)浣Y(jié)構(gòu)來確定端接方式和使用端接的數(shù)量。一般情況下可以考慮以下兩種方案。如果多個(gè)負(fù)載之間的距離較近，可通過一條傳輸線與驅(qū)動(dòng)端連接，負(fù)載都位于這條傳輸線的終端，這時(shí)只需要一個(gè)端接電路。如采用串行端接，則在傳輸線源端按照阻抗匹配原則加入一串行電阻即可；如采用并行端接（以簡單并行端接為例），則端接應(yīng)置于離源端距離最遠(yuǎn)的負(fù)載處，同時(shí)，線網(wǎng)的拓?fù)浣Y(jié)構(gòu)應(yīng)優(yōu)先采用菊花鏈的連接方式，如下圖所示：圖5.18如果多個(gè)負(fù)載之間的距離較遠(yuǎn)，需要通過多條傳輸線與驅(qū)動(dòng)端連接，

51、這時(shí)每個(gè)負(fù)載都需要一個(gè)端接電路。如采用串行端接，則在傳輸線源端每條傳輸線上均加入一串行電阻；如采用并行端接（以簡單并行端接為例），則應(yīng)在每一負(fù)載處都進(jìn)行端接，下圖所示：圖5.195.5 反射的影響因素5.5.1 傳輸時(shí)延對(duì)反射的影響如果傳輸線的瞬態(tài)阻抗不匹配，即，此時(shí)通過在源和負(fù)載之間多次反射，就會(huì)產(chǎn)生多次振鈴，解決的辦法就是端接匹配阻抗，但這并不表示在任何情況下都需要端接電阻，如果導(dǎo)線足夠短，雖然依舊發(fā)生了反射，但多次反射將被掩蓋在上升沿中，幾乎不能辨認(rèn)，也就不能引起潛在的問題，當(dāng)傳輸線時(shí)延TD小于信號(hào)上升時(shí)間Tr的20%時(shí)，可以不考慮反射帶來的振鈴噪聲，所以粗略得出沒有端接電阻的最大長度約

52、為： 下圖是在不同傳輸時(shí)延下接收端波形的比較： 圖5.205.5.2 短串接對(duì)反射的影響電路板上的走線通常要通過過孔區(qū)，或是要在元件密集區(qū)域布線，此時(shí)線寬有可能要變窄，收縮成頸狀。如果傳輸線上有這么一小段的線寬變化，特性阻抗一般是變大。 圖5.21短精裝的影響由三個(gè)因素決定：頸狀線的時(shí)延TD、頸狀線的特性阻抗以及信號(hào)的上升時(shí)間RT。阻抗突變引起了信號(hào)來回振蕩，這就是要求設(shè)計(jì)均勻特性阻抗互連線的原因。為了保證反射噪聲電壓低于電壓擺幅的5%，就需要保證特性阻抗的變化率小于10%。阻抗變化的兩個(gè)界面處發(fā)生的反射大小相等，方向相反，如果頸狀線的長度很短，來自兩端的反射可以相互抵消，對(duì)信號(hào)完整性的影響可

53、以忽略，從而可以得到與前面相同的經(jīng)驗(yàn)法則，即頸狀線的最大長度為： 5.5.3 容性終端負(fù)載對(duì)反射的影響當(dāng)信號(hào)沿傳輸線到達(dá)末端的理想電容時(shí)，決定反射系數(shù)的瞬態(tài)阻抗將隨時(shí)間的變化而變化。時(shí)域中的電容阻抗為：C表示電容，V表示信號(hào)的瞬態(tài)電壓。如果信號(hào)的上升時(shí)間小于電容的充電時(shí)間，那么最初電容兩端的電壓將迅速上升，這時(shí)阻抗很小。隨著電容充電過程的進(jìn)行，電容兩端的電壓變化率的dV/dt將下降，這使得電容器阻抗明顯增大。如果時(shí)間足夠長，電容器充電達(dá)飽和，電容器就相當(dāng)于斷路。這意味著反射系數(shù)隨時(shí)間的變化而變化，反射信號(hào)將先下跌在上升到開路狀態(tài)的情形。在帶容性負(fù)載的傳輸線末端，電壓的變化就像RC在充電，其中C是負(fù)載電容，R是傳輸線特性阻抗Z，傳輸信號(hào)的10-90%上升時(shí)間是由RC充電電路決定的，其大約為：如果初始