電子類公司筆試題精選(包括-模擬電路、數(shù)字電路、IC基礎(chǔ)、數(shù)

1、電子類公司筆試題精選(包括 -模擬電路、數(shù)字電路、 IC 基礎(chǔ)、 數(shù)字電路、微機(jī)、信號與系統(tǒng)、嵌入式 數(shù)字電路1、同步電路和異步電路的區(qū)別是什么?(仕蘭微電子2、什么是同步邏輯和異步邏輯?(漢王筆試同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。 異步邏輯是各時(shí)鐘之間沒有 固定的因果關(guān)系。3、什么是 " 線與 " 邏輯,要實(shí)現(xiàn)它,在硬件特性上有什么具體要 求?(漢王筆試線與邏輯是兩個(gè)輸出信號相連可以實(shí)現(xiàn)與的功能。在硬件上,要 用 oc 門來實(shí)現(xiàn),由于不用oc 門可能使灌電流過大, 而燒壞邏輯門。 同時(shí)在輸出端口應(yīng)加一 個(gè)上拉電阻。4、什么是 Setup 和 Holdup 時(shí)間?(漢王筆

2、試5、 setup 和 holdup 時(shí)間 , 區(qū)別 . (南山之橋6、解釋 setup time 和 hold time 的定義和在時(shí)鐘信號延遲時(shí) 的變化。(未知7、解釋 setup 和 hold time violation ,畫圖說明,并說明解 決辦法。(威盛 VIA2003.11.06 上海筆試試題Setup/hold time 是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí) 間要求。 建立時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來以前, 數(shù)據(jù)穩(wěn)定 不變的時(shí)間。輸入信號應(yīng)提前時(shí)鐘上升沿(如上升沿有效 T 時(shí)間到 達(dá)芯片,這個(gè) T 就是建立時(shí)間 -Setup time. 如不滿足 setup time,

3、 這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器,只有在下一個(gè)時(shí)鐘上升沿, 數(shù)據(jù)才能被打入觸發(fā)器。 保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來 以后,數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果 hold time 不夠,數(shù)據(jù)同樣不能 被打入觸發(fā)器。 建立時(shí)間 (Setup Time 和保持時(shí)間 (Hold time 。 建立時(shí)間是指在時(shí)鐘邊沿前, 數(shù)據(jù)信號需要保持不變的時(shí)間。 保持時(shí) 間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時(shí)間。 如果不滿足建 立和保持時(shí)間的話,那么 DFF 將不能正確地采樣到數(shù)據(jù),將會出現(xiàn) metastability 的情況。如果數(shù)據(jù)信號在時(shí)鐘沿觸發(fā)前后持續(xù)的 時(shí)間均超過建立和保持時(shí)間, 那么超過量就分別

4、被稱為建立時(shí)間裕量 和保持時(shí)間裕量。8、說說對數(shù)字邏輯中的競爭和冒險(xiǎn)的理解,并舉例說明競爭和 冒險(xiǎn)怎樣消除。(仕蘭微電子9、 什么是競爭與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除? (漢王筆試在組合邏輯中,由于門的輸入信號通路中經(jīng)過了不同的延時(shí),導(dǎo) 致到達(dá)該門的時(shí)間不一致叫競爭。 產(chǎn)生毛刺叫冒險(xiǎn)。 如果布爾式中有 相反的信號則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象。 解決方法:一是添加布爾式 的消去項(xiàng),二是在芯片外部加電容。10、你知道那些常用邏輯電平? TTL 與 COMS 電平可以直接互 連嗎?(漢王筆試常用邏輯電平:12V , 5V , 3.3V ; TTL 和 CM OS 不可以直接互連,由于 TTL 是在 0.

5、3-3.6V 之間,而 CMOS 則 是有在 18V 的有在 12V 的有在 5V 的。 CMOS 輸出接到 TTL 是可 以直接互連。 TTL 接到 CMOS 需要在輸出端口加一上拉電阻接到 5 V 或者 12V 。11、如何解決亞穩(wěn)態(tài)。 (飛利浦-大唐筆試亞穩(wěn)態(tài)是指觸發(fā)器 無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。 當(dāng)一個(gè)觸發(fā)器進(jìn)入 亞穩(wěn)態(tài)時(shí), 既無法預(yù)測該單元的輸出電平, 也無法預(yù)測何時(shí)輸出才能 穩(wěn)定在某個(gè)正確的電平上。 在這個(gè)穩(wěn)定期間, 觸發(fā)器輸出一些中間級 電平, 或者可能處于振蕩狀態(tài), 并且這種無用的輸出電平可以沿信號 通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。12、 IC 設(shè)計(jì)中同步復(fù)

6、位與異步復(fù)位的區(qū)別。(南山之橋 13、 MOORE 與 MEELEY 狀態(tài)機(jī)的特征。(南山之橋 14、多時(shí)域設(shè)計(jì)中 , 如何處理信號跨時(shí)域。(南山之橋15、 給了 reg 的 setup,hold 時(shí)間, 求中間組合邏輯的 delay 范 圍。(飛利浦-大唐筆試 Delay < period - setup hold 16、時(shí)鐘周期為 T, 觸發(fā)器 D1的建立時(shí)間最大為 T1max ,最小 為 T1min 。組合邏輯電路最大延遲為 T2max, 最小為 T2min 。問, 觸發(fā)器 D2的建立時(shí)間 T3和保持時(shí)間應(yīng)滿足什么條件。(華為 17、給出某個(gè)一般時(shí)序電路的圖,有 Tsetup,Td

7、elay,Tck->q,還有 clock 的 delay, 寫出決定最大時(shí)鐘的因素,同時(shí)給出表達(dá)式。 (威盛 VIA 2003.11.06 上海筆試試題18、說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。 (威盛 VIA 2003.11. 06 上海筆試試題19、 一個(gè)四級的 Mux, 其中第二級信號為關(guān)鍵信號如何改善 timi ng 。(威盛 VIA2003.11.06 上海筆試試題20、給出一個(gè)門級的圖,又給了各個(gè)門的傳輸延時(shí),問關(guān)鍵路徑 是什么,還問給出輸入,使得輸出依賴于關(guān)鍵路徑。(未知21、邏輯方面數(shù)字電路的卡諾圖化簡,時(shí)序(同步異步差異, 觸發(fā)器有幾種(區(qū)別,優(yōu)點(diǎn),全加器等等。(未知22、

8、卡諾圖寫出邏輯表達(dá)使。(威盛 VIA 2003.11.06 上海筆 試試題23、化簡 F(A,B,C,D= m(1,3,4,5,10,11,12,13,14,15的 和。(威盛24、 please show the CMOS inverter schmatic,layout a nd its cross sectionwith P-well process.Plot its transfer c urve (Vout-Vin And also explain theoperation region of PMOS and NMOS for each segme nt of the transf

9、er curve? (威盛筆試題 circuit design-beijin g-03.11.0925、 To design a CMOS invertor with balance rise and fall time,please definethe ration of channel width of PM OS and NMOS and explain?26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中 P 管的寬長比要比 N 管的寬長 比大?(仕蘭微電子27、用 mos 管搭出一個(gè)二輸入與非門。(揚(yáng)智電子筆試 28、 please draw the transistor level schematic

10、of a c mos 2 input AND gate andexplain which input has faste r response for output rising edge.(less delaytime 。(威盛筆試題 circuit design-beijing-03.11.0929、 畫出 NOT,NAND,NOR 的符號, 真值表, 還有 transistor level 的電路。(Infineon 筆試30、畫出 CMOS 的圖,畫出 tow-to-one mux gate 。(威盛 VIA 2003.11.06 上海筆試試題31、 用一個(gè)二選一 mux 和一個(gè) in

11、v 實(shí)現(xiàn)異或。 (飛利浦-大唐筆試 32、畫出 Y=A*B+C的 cmos 電路圖。(科廣試題33、用邏輯們和 cmos 電路實(shí)現(xiàn) ab+cd。(飛利浦-大唐筆試 34、畫出 CMOS 電路的晶體管級電路圖,實(shí)現(xiàn) Y=A*B+C(D+E。 (仕蘭微電子35、利用 4選 1實(shí)現(xiàn) F(x,y,z=xz+yz'。(未知36、給一個(gè)表達(dá)式 f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與 非門實(shí)現(xiàn)(實(shí)際上就是化簡。37、給出一個(gè)簡單的由多個(gè) NOT,NAND,NOR 組成的原理圖,根據(jù) 輸入波形畫出各點(diǎn)波形。(Infineon 筆試38、為了實(shí)現(xiàn)邏輯(A XOR B OR (C AN

12、D D ,請選用以下 邏輯中的一種,并說明為什么? 1 INV 2 AND 3 OR 4 NAN D 5 NOR 6 XOR 答案:NAND (未知39、用與非門等設(shè)計(jì)全加法器。(華為40、給出兩個(gè)門電路讓你分析異同。(華為41、用簡單電路實(shí)現(xiàn),當(dāng) A 為輸入時(shí),輸出 B 波形為 (仕蘭微電 子42、 A,B,C,D,E 進(jìn)行投票, 多數(shù)服從少數(shù), 輸出是 F (也就是如果 A, B,C,D,E 中 1的個(gè)數(shù)比 0多,那么 F 輸出為 1,否則 F 為 0,用 與非門實(shí)現(xiàn),輸入數(shù)目沒有限制。(未知43、用波形表示 D 觸發(fā)器的功能。(揚(yáng)智電子筆試44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。(揚(yáng)智電

13、子筆試 45、用邏輯們畫出 D 觸發(fā)器。(威盛 VIA 2003.11.06 上海筆試 試題46、畫出 DFF 的結(jié)構(gòu)圖 , 用 verilog 實(shí)現(xiàn)之。(威盛47、畫出一種 CMOS 的 D 鎖存器的電路圖和版圖。(未知 48、 D 觸發(fā)器和 D 鎖存器的區(qū)別。(新太硬件面試49、簡述 latch 和 filp-flop 的異同。(未知50、 LATCH 和 DFF 的概念和區(qū)別。(未知51、 latch 與 register 的區(qū)別 , 為什么現(xiàn)在多用 register. 行為級描述 中 latch 如何產(chǎn)生的。(南山之橋52、用 D 觸發(fā)器做個(gè)二分顰的電路 . 又問什么是狀態(tài)圖。(華為

14、53、請畫出用 D 觸發(fā)器實(shí)現(xiàn) 2倍分頻的邏輯電路?(漢王筆試 54、怎樣用 D 觸發(fā)器、與或非門組成二分頻電路?(東信筆試 55、 How many flip-flop circuits are needed to divide by 16? (Intel 16分頻?56、用 filp-flop 和 logic-gate 設(shè)計(jì)一個(gè) 1位加法器,輸入 carryi n 和 current-stage ,輸出 carryout 和 next-stage. (未知 57、用 D 觸發(fā)器做個(gè) 4進(jìn)制的計(jì)數(shù)。(華為58、實(shí)現(xiàn) N 位 Johnson Counter,N=5。(南山之橋59、 用你熟悉的

15、設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的 7進(jìn)制循環(huán)計(jì)數(shù)器, 15進(jìn)制的呢?(仕蘭微電子60、數(shù)字電路設(shè)計(jì)當(dāng)然必問 Verilog/VHDL,如設(shè)計(jì)計(jì)數(shù)器。(未 知61、 BLOCKING NONBLOCKING 賦值的區(qū)別。(南山之橋 62、寫異步 D 觸發(fā)器的 verilog module 。(揚(yáng)智電子筆試 模擬電路1基爾霍夫定理的內(nèi)容是什么?(仕蘭微電子基爾霍夫電流定律是一個(gè)電荷守恒定律 , 即在一個(gè)電路中流入一 個(gè)節(jié)點(diǎn)的電荷與流出同一個(gè)節(jié)點(diǎn)的電荷相等 . 基爾霍夫電壓定律是一 個(gè)能量守恒定律 , 即在一個(gè)回路中回路電壓之和為零 .2、平板電容公式 (C=S/4kd。(未知3、最基本的如三極管曲線特

16、性。(未知4、描述反饋電路的概念,列舉他們的應(yīng)用。(仕蘭微電子5、負(fù)反饋種類(電壓并聯(lián)反饋,電流串聯(lián)反饋,電壓串聯(lián)反饋 和電流并聯(lián)反饋;負(fù)反饋的優(yōu)點(diǎn)(降低放大器的增益靈敏度,改變 輸入電阻和輸出電阻, 改善放大器的線性和非線性失真, 有效地?cái)U(kuò)展 放大器的通頻帶,自動(dòng)調(diào)節(jié)作用(未知6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?有哪些方法?(仕蘭微 電子7、頻率響應(yīng),如:怎么才算是穩(wěn)定的,如何改變頻響曲線的幾 個(gè)方法。(未知8、給出一個(gè)查分運(yùn)放,如何相位補(bǔ)償,并畫補(bǔ)償后的波特圖。 (凹凸9、基本放大電路種類(電壓放大器,電流放大器,互導(dǎo)放大器 和互阻放大器 , 優(yōu)缺點(diǎn), 特別是廣泛采用差分結(jié)構(gòu)的原因。 (未

17、知10、 給出一差分電路, 告訴其輸出電壓 Y 和 Y-, 求共模分量和差 模分量。(未知11、畫差放的兩個(gè)輸入管。(凹凸12、 畫出由運(yùn)放構(gòu)成加法、 減法、 微分、 積分運(yùn)算的電路原理圖。 并畫出一個(gè)晶體管級的運(yùn)放電路。(仕蘭微電子13、用運(yùn)算放大器組成一個(gè) 10倍的放大器。(未知14、給出一個(gè)簡單電路,讓你分析輸出電壓的特性(就是個(gè)積分 電路,并求輸出端某點(diǎn)的 rise/fall時(shí)間。 (Infineon筆試試題 15、電阻 R 和電容 C 串聯(lián),輸入電壓為 R 和 C 之間的電壓,輸 出電壓分別為 C 上電壓和 R 上電壓,要求制這兩種電路輸入電壓的 頻譜,判斷這兩種電路何為高通濾波器,

18、何為低通濾波器。當(dāng) RC< q, 還有 clock 的 delay, 寫出決定最大時(shí)鐘的因素, 同時(shí)給出表達(dá)式。 (威盛 VIA 2003.11.06上海筆試試題18、說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。 (威盛 VIA 2003.11. 06 上海筆試試題19、 一個(gè)四級的 Mux, 其中第二級信號為關(guān)鍵信號如何改善 timi ng 。(威盛 VIA2003.11.06上海筆試試題20、給出一個(gè)門級的圖,又給了各個(gè)門的傳輸延時(shí),問關(guān)鍵路徑 是什么,還問給出輸入,使得輸出依賴于關(guān)鍵路徑。(未知21、邏輯方面數(shù)字電路的卡諾圖化簡,時(shí)序(同步異步差異, 觸發(fā)器有幾種(區(qū)別,優(yōu)點(diǎn),全加器等等。(未

19、知22、卡諾圖寫出邏輯表達(dá)使。(威盛 VIA 2003.11.06 上海筆 試試題23、化簡 F(A,B,C,D= m(1,3,4,5,10,11,12,13,14,15的 和。(威盛24、 please show the CMOS inverter schmatic,layout a nd its cross sectionwith P-well process.Plot its transfer c urve (Vout-Vin And also explain the operationregion of PMOS and NMOS for each segment of the tra

20、nsfer curv e? (威盛筆試題 circuit design-beijing-03.11.0925、 To design a CMOS invertor with balance rise and fall time,please define the ration of channel of PMOS a nd NMOS and explain?26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中 P 管的寬長比要比 N 管的寬長 比大?(仕蘭微電子27、用 mos 管搭出一個(gè)二輸入與非門。(揚(yáng)智電子筆試 28、 please draw the transistor level schematic of

21、 a c mos 2 input AND gate andexplain which input has faster res0824ponse for outp ut rising edge.(less delaytime 。(威盛筆試題 circuit design-beijing-03.11.09 29、 畫出 NOT,NAND,NOR 的符號, 真值表, 還有 transistor level 的電路。(Infineon 筆試30、畫出 CMOS 的圖,畫出 tow-to-one mux gate 。(威盛 VIA 2003.11.06 上海筆試試題31、用一個(gè)二選一 mux 和一個(gè)

22、inv 實(shí)現(xiàn)異或。(飛利浦-大唐 筆試32、畫出 Y=A*B C 的 cmos 電路圖。(科廣試題33、 用邏輯們和 cmos 電路實(shí)現(xiàn) ab cd 。 (飛利浦-大唐筆試 34、 畫出 CMOS 電路的晶體管級電路圖, 實(shí)現(xiàn) Y=A*B C(D E 。 (仕蘭微電子35、利用 4選 1實(shí)現(xiàn) F(x,y,z=xz yz 。(未知36、給一個(gè)表達(dá)式 f=xxxx xxxx xxxxx xxxx 用最少數(shù)量的 與非門實(shí)現(xiàn)(實(shí)際上就是化簡。37、給出一個(gè)簡單的由多個(gè) NOT,NAND,NOR 組成的原理圖, 根據(jù)輸入波形畫出各點(diǎn)波形。(Infineon 筆試38、為了實(shí)現(xiàn)邏輯(A XOR B OR

23、(C AND D ,請選用 以下邏輯中的一種,并說明為什么? 1 INV 2 AND 3 OR 4 NAND 5 NOR 6 XOR 答 案:NAND (未知39、用與非門等設(shè)計(jì)全加法器。(華為40、給出兩個(gè)門電路讓你分析異同。(華為41、用簡單電路實(shí)現(xiàn),當(dāng) A 為輸入時(shí),輸出 B 波形為 (仕蘭 微電子42、 A,B,C,D,E 進(jìn)行投票,多數(shù)服從少數(shù),輸出是 F (也就是如 果 A,B,C,D,E 中 1的個(gè)數(shù)比 0多,那么 F 輸出為 1,否則 F 為 0,用與非門實(shí)現(xiàn),輸入數(shù)目 沒有限制。(未知43、用波形表示 D 觸發(fā)器的功能。(揚(yáng)智電子筆試44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。(

24、揚(yáng)智電子筆試45、 用邏輯們畫出 D 觸發(fā)器。 (威盛 VIA 2003.11.06 上海筆 試試題46、畫出 DFF 的結(jié)構(gòu)圖 , 用 verilog 實(shí)現(xiàn)之。(威盛47、畫出一種 CMOS 的 D 鎖存器的電路圖和版圖。(未知 48、 D 觸發(fā)器和 D 鎖存器的區(qū)別。(新太硬件面試49、簡述 latch 和 filp-flop 的異同。(未知50、 LATCH 和 DFF 的概念和區(qū)別。(未知51、 latch 與 register 的區(qū)別 , 為什么現(xiàn)在多用 register. 行為級 描述中 latch 如何產(chǎn)生的。(南山之橋52、 用 D 觸發(fā)器做個(gè)二分顰的電路 . 又問什么是狀態(tài)圖

25、。 (華為 53、 請畫出用 D 觸發(fā)器實(shí)現(xiàn) 2倍分頻的邏輯電路? (漢王筆試 54、 怎樣用 D 觸發(fā)器、 與或非門組成二分頻電路? (東信筆試 55、 How many flip-flop circuits are needed to divide by 16? (Intel 16分頻?56、用 filp-flop 和 logic-gate 設(shè)計(jì)一個(gè) 1位加法器,輸入 car ryin 和 current-stage ,輸出carryout 和 next-stage. (未知57、用 D 觸發(fā)器做個(gè) 4進(jìn)制的計(jì)數(shù)。(華為58、實(shí)現(xiàn) N 位 Johnson Counter,N=5。(南山之橋

26、 59、 用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的 7進(jìn)制循環(huán)計(jì)數(shù) 器, 15進(jìn)制的呢?(仕蘭微電子60、 數(shù)字電路設(shè)計(jì)當(dāng)然必問 Verilog/VHDL, 如設(shè)計(jì)計(jì)數(shù)器。 (未 知61、 BLOCKING NONBLOCKING 賦值的區(qū)別。(南山之橋 62、寫異步 D 觸發(fā)器的 verilog module 。(揚(yáng)智電子筆試 module dff8(clk , res0824et, d, q;input clk;input res0824et;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge res0824et

27、if(res0824etq <= 0;elseq <= d;endmodule63、用 D 觸發(fā)器實(shí)現(xiàn) 2倍分頻的 Verilog 描述?(漢王筆試 module divide2( clk , clk_o, res0824et;input clk , res0824et;output clk_o;wire in;reg out ;always ( posedge clk or posedge res0824et if ( res0824etout <= 0;elseout <= in;assign in = out;assign clk_o = out;endmodul

28、e64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要,請問:a 你所知道的可編程邏輯器件有哪些? b 試用 VHDL 或 VERILOG 、 ABLE 描述 8位 D 觸發(fā)器邏輯。(漢王筆試PAL , PLD , CPLD , FPGA 。module dff8(clk , res0824et, d, q;input clk;input res0824et;input d;output q;reg q;always (posedge clk or posedge res0824etif(res0824etq <= 0;elseq <= d;endmodule65、請用 HDL 描述四位

29、的全加法器、 5分頻電路。(仕蘭微電 子66、用 VERILOG 或 VHDL 寫一段代碼,實(shí)現(xiàn) 10進(jìn)制計(jì)數(shù)器。 (未知67、 用 VERILOG 或 VHDL 寫一段代碼, 實(shí)現(xiàn)消除一個(gè) glitch 。 (未知68、一個(gè)狀態(tài)機(jī)的題目用 verilog 實(shí)現(xiàn)(不過這個(gè)狀態(tài)機(jī)畫的實(shí) 在比較差,很容易誤解的。(威盛 VIA 2003.11.06 上海筆試試 題69、描述一個(gè)交通信號燈的設(shè)計(jì)。(仕蘭微電子70、 畫狀態(tài)機(jī), 接受 1, 2, 5分錢的賣報(bào)機(jī), 每份報(bào)紙 5分錢。 (揚(yáng)智電子筆試71、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng),賣 soda 水的,只能投進(jìn)三種硬 幣,要正確的找回錢數(shù)。(1畫出 fsm

30、 (有限狀態(tài)機(jī);(2用 v erilog 編程,語法要符合 fpga 設(shè)計(jì)的要求。(未知72、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī),飲料 10分錢,硬幣有 5分和 1 0分兩種,并考慮找零:(1畫出 fsm (有限狀態(tài)機(jī);(2用 verilog 編程,語法要符合 fpga 設(shè)計(jì)的要求;(3設(shè)計(jì)工程中可使 用的工具及設(shè)計(jì)大致過程。(未知73、畫出可以檢測 10010串的狀態(tài)圖 , 并 verilog 實(shí)現(xiàn)之。 (威 盛74、用 FSM 實(shí)現(xiàn) 101101的序列檢測模塊。(南山之橋 a 為 輸入端, b 為輸出端,如果 a 連續(xù)輸入為 1101則 b 輸出為 1,否則 為 0。例如 a :00011001101

31、10100100110 b :000000000 0100100000000請畫出 state machine ; 請用 RTL 描述其 state machine 。 (未 知75、用 verilog/vddl檢測 stream 中的特定字符串(分狀態(tài)用 狀態(tài)機(jī)寫。(飛利浦-大唐筆試76、 用 verilog/vhdl寫一個(gè) fifo 控制器 (包括空, 滿, 半滿信號 。 (飛利浦-大唐筆試77、 現(xiàn)有一用戶需要一種集成電路產(chǎn)品, 要求該產(chǎn)品能夠?qū)崿F(xiàn)如 下功能:y=lnx,其中, x 為 4位二進(jìn)制整數(shù)輸入信號。 y 為二進(jìn)制 小數(shù)輸出,要求保留兩位小數(shù)。電源電壓為 35v假設(shè)公司接到該項(xiàng)

32、目后, 交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計(jì), 試討論該產(chǎn)品的設(shè)計(jì)全程。 (仕 蘭微電子78、 sram , falsh memory ,及 dram 的區(qū)別?(新太硬件面 試79、給出單管 DRAM 的原理圖 (西電版數(shù)字電子技術(shù)基礎(chǔ)作 者楊頌華、馮毛官 205頁圖 9 -14b ,問你有什么辦法提高 refre s0824h time ,總共有 5個(gè)問題,記不起來了。(降低溫度,增大 電容存儲容量(Infineon 筆試80、 Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can

33、 store data and which node is word line control? (威盛筆試題 circuit design-beijing-03.11.0981、名詞 :sram,ssram,sdram 名詞 IRQ,BIOS,USB,VHDL, SDR IRQ: Interrupt ReQuest BIOS: Basic Input Outpu t System USB: Universal Serial Bus VHDL: VHIC Hard ware Description Language SDR: Single Data Rate 壓控振蕩器的英文縮寫 (VCO。動(dòng)

34、態(tài)隨機(jī)存儲器的英文縮寫 (DR AM 。名詞解釋,無聊的外文縮寫罷了,比如 PCI 、 ECC 、 DDR 、 inte rrupt 、 pipeline IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器 RAM (動(dòng)態(tài)隨機(jī)存儲器 , FIR IIR DFT(離散傅立葉變換或者是中文的,比如:a. 量化誤差 b. 直方圖 c. 白平衡IC 設(shè)計(jì)基礎(chǔ)(流程、工藝、版圖、器件1、我們公司的產(chǎn)品是集成電路,請描述一下你對集成電路的認(rèn) 識,列舉一些與集成電路相關(guān)的內(nèi)容(如講清楚模擬、數(shù)字、雙極型、 CMOS 、 MCU 、 R ISC 、 CISC 、 DSP 、 ASIC 、 FPG

35、A等的概念。(仕蘭微面試題目2、 FPGA 和 ASIC 的概念,他們的區(qū)別。(未知答案:FPGA 是可編程 ASIC 。ASIC:專用集成電路,它是面向?qū)ｉT用途的電路,專門為一個(gè)用 戶設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶的特定要求,能以低研制成本,短、交貨周期供貨的全定 制,半定制集成電路。與門陣列等其它 ASIC(Application Specific IC 相比, 它們又具 有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及 可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)3、什么叫做 OTP 片、掩膜片,兩者的區(qū)別何在?(仕蘭微面試 題目4、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種?(仕蘭微面試

36、 題目5、描述你對集成電路設(shè)計(jì)流程的認(rèn)識。(仕蘭微面試題目6、 簡述 FPGA 等可編程邏輯器件設(shè)計(jì)流程。 (仕蘭微面試題目7、 IC 設(shè)計(jì)前端到后端的流程和 eda 工具。(未知8、從 RTL synthesis 到 tape out 之間的設(shè)計(jì) flow, 并列出其 中各步使用的 tool. (未知9、 Asic 的 design flow 。(威盛 VIA 2003.11.06 上海筆試 試題10、寫出 asic 前期設(shè)計(jì)的流程和相應(yīng)的工具。(威盛 11、 集成電路前段設(shè)計(jì)流程, 寫出相關(guān)的工具。 (揚(yáng)智電子筆試 先介紹下 IC 開發(fā)流程:1. 代碼輸入(design input用 vh

37、dl 或者是 verilog 語言來完成器件的功能描述,生成 hdl 代碼語言輸入工具:SUMMIT VISUALHDLMENTOR RENIOR圖形輸入 : composer(cadence;viewlogic (viewdraw2. 電路仿真(circuit simulation將 vhd 代碼進(jìn)行先前邏輯仿真,驗(yàn)證功能描述是否正確 數(shù)字電路仿真工具:Verolog :CADENCE Verolig-XLSYNOPSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOPSYS VSSMENTOR Modle-sim模擬電路仿真工具:*ANTI H

38、Spice pspice , spectre micro micr owave: eesoft : hp3. 邏輯綜合(synthesis tools邏輯綜合工具可以將設(shè)計(jì)思想 vhd 代碼轉(zhuǎn)化成對應(yīng)一定工藝手 段的門級電路;將初級仿真中所沒有考慮的門沿 (gates delay 反標(biāo)到生成的門級網(wǎng)表中 , 返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。12、請簡述一下設(shè)計(jì)后端的整個(gè)流程?(仕蘭微面試題目 13、 是否接觸過自動(dòng)布局布線?請說出一兩種工具軟件。 自動(dòng)布 局布線需要哪些基本元素?(仕蘭微面試題目14、描述你對集成電路工藝的認(rèn)識。(仕蘭微面試題目 15、列舉幾種集

39、成電路典型工藝。工藝上常提到 0.25,0.18指 的是什么?(仕蘭微面試題目16、請描述一下國內(nèi)的工藝現(xiàn)狀。(仕蘭微面試題目17、半導(dǎo)體工藝中,摻雜有哪幾種方式?(仕蘭微面試題目 18、 描述 CMOS 電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果? (仕 蘭微面試題目19、 解釋 latch-up 現(xiàn)象和 Antenna effect 和其預(yù)防措施 . (未 知20、什么叫 Latchup? (科廣試題21、什么叫窄溝效應(yīng) ? (科廣試題22、 什么是 NMOS 、 PMOS 、 CMOS ?什么是增強(qiáng)型、 耗盡型? 什么是 PNP 、 NPN ?他們有什么差別?(仕蘭微面試題目23、 硅柵 CO

40、MS 工藝中 N 阱中做的是 P 管還是 N 管, N 阱的阱 電位的連接有什么要求?(仕蘭微面試題目24、 畫出 CMOS 晶體管的 CROSS-OVER 圖 (應(yīng)該是縱剖面圖 , 給出所有可能的傳輸特性和轉(zhuǎn)移特性。(Infineon 筆試試題25、以 interver 為例 , 寫出 N 阱 CMOS 的 process 流程 , 并畫 出剖面圖。(科廣試題26、 Please explain how we describe the resistance in semiconductor. Comparethe resistance of a metal,poly and diffusio

41、n in trandit ional CMOS process. (威盛筆試題 circuit design-beijing-03.11.0927、說明 mos 一半工作在什么區(qū)。(凹凸的題目和面試 28、畫 p-bulk 的 nmos 截面圖。(凹凸的題目和面試 29、寫 schematic note (?,越多越好。(凹凸的題目和面 試30、寄生效應(yīng)在 ic 設(shè)計(jì)中怎樣加以克服和利用。(未知 31、 太底層的 MOS 管物理特性感覺一般不大會作為筆試面試題, 因?yàn)槿俏㈦娮游锢?公式推導(dǎo)太羅索, 除非面試出題的是個(gè)老學(xué)究。 IC 設(shè)計(jì)的話需要熟 悉的軟件 : Cadence,Synopsy

42、s, Avant , UNIX 當(dāng)然也要大概會操作。32、 unix 命令 cp -r, rm,uname 。(揚(yáng)智電子筆試單片機(jī)、 MCU 、計(jì)算機(jī)原理1、簡單描述一個(gè)單片機(jī)系統(tǒng)的主要組成模塊,并說明各模塊之 間的數(shù)據(jù)流流向和控制流流向。簡述單片機(jī)應(yīng)用系統(tǒng)的設(shè)計(jì)原則。(仕蘭微面試題目 2、畫出 8031與 2716(2K*8ROM的連線圖,要求采用三 -八譯碼器, 8031的 P2.5,P2.4和P2.3參加譯碼,基本地址范圍為 3000H-3FFFH 。該 2716有 沒有重疊地址?根據(jù)是什么?若有,則寫出每片 2716的重疊地址范圍。(仕蘭微面試題目 3、用 8051設(shè)計(jì)一個(gè)帶一個(gè) 8*

43、16鍵盤加驅(qū)動(dòng)八個(gè)數(shù)碼管(共 陽的原理圖。(仕蘭微面試題目4、 PCI 總線的含義是什么? PCI 總線的主要特點(diǎn)是什么?(仕 蘭微面試題目5、中斷的概念?簡述中斷的過程。(仕蘭微面試題目6、 如單片機(jī)中斷幾個(gè) /類型, 編中斷程序注意什么問題; (未知7、要用一個(gè)開環(huán)脈沖調(diào)速系統(tǒng)來控制直流電動(dòng)機(jī)的轉(zhuǎn)速,程序 由 8051完成。簡單原理如下:由 P3.4輸出脈沖的占空比來控制轉(zhuǎn)速,占空比越大,轉(zhuǎn)速 越快;而占空比由 K7-K0八個(gè)開關(guān)來設(shè)置,直接與 P1口相連(開關(guān)撥到下方時(shí)為 "0" ,撥到 上方時(shí)為 "1" ,組成一個(gè)八位二進(jìn)制數(shù) N ,要求占空比為

44、 N/256。(仕蘭微面試題目 下面程序用計(jì)數(shù)法來實(shí)現(xiàn)這一功能,請將空余部分添完整。 MOV P1, #0FFHLOOP1 :MOV R4, #0FFH-MOV R3, #00HLOOP2 :MOV A , P1-SUBB A , R3JNZ SKP1-SKP1:MOV C , 70HMOV P3.4, CACALL DELAY :此延時(shí)子程序略-AJMP LOOP18、單片機(jī)上電后沒有運(yùn)轉(zhuǎn),首先要檢查什么?(東信筆試題9、 What is PC Chipset? (揚(yáng)智電子筆試芯片組(Chipset 是主板的核心組成部分,按照在主板上的排 列位置的不同,通常分為北橋芯片和南橋芯片。北橋芯片提

45、供對 CPU 的類型和主頻、內(nèi) 存的類型和最大容量、ISA/PCI/AGP插槽、 ECC 糾錯(cuò)等支持。南橋芯片則提供對 KB C (鍵盤控制器、 RTC (實(shí)時(shí)時(shí)鐘控制器、 USB (通用串行總線、 Ultra DMA/33(66EID E 數(shù)據(jù)傳輸方式和 ACPI (高級能源管理等的支持。其中北橋芯片起著主導(dǎo)性的作用,也稱為 主橋(Host Bridge 。除了最通用的南北橋結(jié)構(gòu)外,目前芯片組正向更高級的加速 集線架構(gòu)發(fā)展, Intel 的8xx 系列芯片組就是這類芯片組的代表, 它將一些子系統(tǒng)如 IDE 接口、音效、 MODEM 和 USB 直接接入主芯片,能夠提供比 PCI 總線寬一倍的

46、帶寬,達(dá)到了 26 6MB/s。10、如果簡歷上還說做過 cpu 之類,就會問到諸如 cpu 如何工 作,流水線之類的問題。(未知11、計(jì)算機(jī)的基本組成部分及其各自的作用。(東信筆試題 12、 請畫出微機(jī)接口電路中, 典型的輸入設(shè)備與微機(jī)接口邏輯示 意圖(數(shù)據(jù)接口、控制接口、所存器 /緩沖器。(漢王筆試13、 cache 的主要部分什么的。 (威盛 VIA 2003.11.06 上海 筆試試題14、同步異步傳輸?shù)牟町?未知15、串行通信與同步通信異同 , 特點(diǎn) , 比較。(華為面試題 16、 RS232c 高電平脈沖對應(yīng)的 TTL 邏輯是 ?(負(fù)邏輯 ? (華為 面試題信號與系統(tǒng)1、的話音頻率

47、一般為 3003400HZ,若對其采樣且使信號不 失真,其最小的采樣頻率應(yīng)為多大?若采用 8KHZ 的采樣頻率, 并采用 8bit 的 PCM 編碼, 則 存儲一秒鐘的信號數(shù)據(jù)量有多大?(仕蘭微面試題目2、什么耐奎斯特定律 , 怎么由模擬信號轉(zhuǎn)為數(shù)字信號。(華為面 試題3、 如果模擬信號的帶寬為 5khz, 要用 8K 的采樣率, 怎么辦? (lucent 兩路?4、信號與系統(tǒng) :在時(shí)域與頻域關(guān)系。(華為面試題5、給出時(shí)域信號,求其直流分量。(未知6、給出一時(shí)域信號,要求(1寫出頻率分量,(2寫出其傅 立葉變換級數(shù);(3當(dāng)波形經(jīng)過低通濾波器濾掉高次諧波而只保留一次諧波時(shí),畫出濾波 后的輸出波形

48、。(未知7、 sketch 連續(xù)正弦信號和連續(xù)矩形波 (都有圖 的傅立葉變換。 (Infineon 筆試試題8、拉氏變換和傅立葉變換的表達(dá)式及聯(lián)系。(新太硬件面題DSP 、嵌入式、軟件等1、請用方框圖描述一個(gè)你熟悉的實(shí)用數(shù)字信號處理系統(tǒng),并做 簡要的分析;如果沒有,也可以自己設(shè)計(jì)一個(gè)簡單的數(shù)字信號處理系統(tǒng),并描述其功能及 用途。(仕蘭微面試題目2、數(shù)字濾波器的分類和結(jié)構(gòu)特點(diǎn)。(仕蘭微面試題目3、 IIR , FIR 濾波器的異同。(新太硬件面題4、拉氏變換與 Z 變換公式等類似東西,隨便翻翻書把如 .h(n= -a*h(n-1+b*(n a. 求 h(n的 z 變換; b. 問該系統(tǒng)是否為穩(wěn)定

49、系統(tǒng); c. 寫出 FIR 數(shù)字濾 波器的差分方程;(未知5、 DSP 和通用處理器在結(jié)構(gòu)上有什么不同,請簡要畫出你熟悉 的一種 DSP 結(jié)構(gòu)圖。(信威dsp 軟件面試題6、說說定點(diǎn) DSP 和浮點(diǎn) DSP 的定義(或者說出他們的區(qū)別 (信威 dsp 軟件面試題7、 說說你對循環(huán)尋址和位反序?qū)ぶ返睦斫?. (信威 dsp 軟件面試 題8、請寫出【-8, 7】的二進(jìn)制補(bǔ)碼,和二進(jìn)制偏置碼。用 Q15表示出 0.5和-0.5. (信威dsp 軟件面試題9、 DSP 的結(jié)構(gòu)(哈佛結(jié)構(gòu);(未知10、嵌入式處理器類型 (如 ARM ,操作系統(tǒng)種類(Vxworks,u cos,winCE,linux ,操

50、作系統(tǒng)方面偏 CS 方向了,在 CS 篇里面講了;(未知11、 有一個(gè) LDO 芯片將用于對手機(jī)供電, 需要你對他進(jìn)行評估, 你將如何設(shè)計(jì)你的測試項(xiàng)目?12、某程序在一個(gè)嵌入式系統(tǒng)(200M CPU , 50M SDRAM 中已經(jīng)最優(yōu)化了,換到零一個(gè)系統(tǒng) (300M CPU , 50M SDRAM 中是否還需要優(yōu)化? (Intel 13、請簡要描述 HUFFMAN 編碼的基本原理及其基本的實(shí)現(xiàn)方 法。(仕蘭微面試題目14、說出 OSI 七層網(wǎng)絡(luò)協(xié)議中的四層(任意四層。(仕蘭微 面試題目15、 A (仕蘭微面試題目#i ncludevoid testf(int*p*p+=1;main(int *

51、n,m2;n=m;m0=1;m1=8;testf(n;printf("Data value is %d ",*n;- B#i ncludevoid testf(int*p*p+=1;main(int *n,m2;n=m;m0=1;m1=8;testf(&n;printf(Data value is %d",*n; 下面的結(jié)果是程序 A 還是程序 B 的?Data value is 8那么另一段程序的結(jié)果是什么?16、那種排序方法最快 ? (華為面試題17、寫出兩個(gè)排序算法 , 問哪個(gè)好?(威盛18、編一個(gè)簡單的求 n! 的程序。(Infineon 筆試試題

52、 19、用一種編程語言寫 n! 的算法。(威盛 VIA 2003.11.06 上海筆試試題20、用 C 語言寫一個(gè)遞歸算法求 N !;(華為面試題 21、給一個(gè) C 的函數(shù),關(guān)于字符串和數(shù)組,找出錯(cuò)誤;(華為 面試題22、防火墻是怎么實(shí)現(xiàn)的?(華為面試題23、你對哪方面編程熟悉?(華為面試題24、冒泡排序的原理。(新太硬件面題25、操作系統(tǒng)的功能。(新太硬件面題26、學(xué)過的計(jì)算機(jī)語言及開發(fā)的系統(tǒng)。(新太硬件面題27、 一個(gè)農(nóng)夫發(fā)現(xiàn)圍成正方形的圍欄比長方形的節(jié)省 4個(gè)木樁但 是面積一樣 . 羊的數(shù)目和正方形圍欄的樁子的個(gè)數(shù)一樣但是小于 36, 問有多少羊? (威盛 28、 C 語言實(shí)現(xiàn)統(tǒng)計(jì)某個(gè)

53、cell 在某 .v 文件調(diào)用的次數(shù) (這個(gè)題目 真 bt (威盛 VIA2003.11.06 上海筆試試題29、用 C 語言寫一段控制手機(jī)中馬達(dá)振子的驅(qū)動(dòng)程序。 (威勝 30、 用 perl 或 TCL/Tk實(shí)現(xiàn)一段字符串識別和比較的程序。 (未 知31、給出一個(gè)堆棧的結(jié)構(gòu),求中斷后顯示結(jié)果,主要是考堆棧壓 入返回地址存放在低端地址還是高端。(未知32、一些 DOS 命令,如顯示文件,拷貝,刪除。(未知 33、 設(shè)計(jì)一個(gè)類, 使得該類任何形式的派生類無論怎么定義和實(shí) 現(xiàn),都無法產(chǎn)生任何對象實(shí)例。(IBM 34、 What is pre-emption? (Intel35、 What is t

54、he state of a process if a resource is n ot available? (Intel36、三個(gè) float a,b,c; 問值(a+b +c=(b+a+c, (a+b +c=(a+c+b。 (Intel37、把一個(gè)鏈表反向填空。 (lucent38、 x4+a*x3+x2+c*x+d 最少需要做幾次乘法? (De phi_ _主觀題1、你認(rèn)為你從事研發(fā)工作有哪些特點(diǎn)?(仕蘭微面試題目2、說出你的最大弱點(diǎn)及改進(jìn)方法。(威盛 VIA 2003.11.06 上海筆試試題3、說出你的理想。說出你想達(dá)到的目標(biāo)。題目是英文出的,要 用英文回答。(威盛 VIA2003.

55、11.06 上海筆試試題4、我們將研發(fā)人員分為若干研究方向,對協(xié)議和算法理解(主 要應(yīng)用在網(wǎng)絡(luò)通信、圖象語音壓縮方面、電子系統(tǒng)方案的研究、用 MCU 、 DSP 編程實(shí) 現(xiàn)電路功能、用 ASIC 設(shè)計(jì)技術(shù)設(shè)計(jì)電路(包括 MCU 、 DSP 本身、電路功能模塊設(shè)計(jì)(包括 模擬電路和數(shù)字電路、集成電路后端設(shè)計(jì)(主要是指綜合及自動(dòng)布局布線技術(shù)、集成電路 設(shè)計(jì)與工藝接口的研究。你希望從事哪方面的研究?(可以選擇多個(gè)方向。另外,已經(jīng)從 事過相關(guān)研發(fā)的人員可以詳細(xì)描述你的研發(fā)經(jīng)歷。(仕蘭微面試題目5、請談?wù)剬σ粋€(gè)系統(tǒng)設(shè)計(jì)的總體思路。針對這個(gè)思路,你覺得 應(yīng)該具備哪些方面的知識?(仕蘭微面試題目6、 設(shè)想你

56、將設(shè)計(jì)完成一個(gè)電子電路方案。 請簡述用 EDA 軟件 (如 PROTEL 進(jìn)行設(shè)計(jì)(包括原理圖和 PCB 圖到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)注意 哪些問題?電源的穩(wěn)定,電容的選取,以及布局的大小。(漢王筆試共同的注意點(diǎn)1. 一般情況下,面試官主要根據(jù)你的簡歷提問,所以一定要對自 己負(fù)責(zé),把簡歷上的東西搞明白;2. 個(gè)別招聘針對性特別強(qiáng),就招目前他們確的方向的人,這種情 況下,就要投其所好,盡量介紹其所關(guān)心的東西。3. 其實(shí)技術(shù)面試并不難,但是由于很多東西都忘掉了,才覺得有 些難。所以最好在面試前把該看的書看看。4. 雖然說技術(shù)面試是實(shí)力的較量與體現(xiàn),但是不可否認(rèn),由于不 用面試官 /公司所專領(lǐng)域及愛好不同,也有面試也有很大的偶然性, 需要冷靜對待。不能因?yàn)楸痪?就否認(rèn)自己或責(zé)罵公司。5. 面試時(shí)要 take it easy ,對越是自己鐘情的公司越要這樣。揚(yáng)智電子筆試(硬件題目 r/ali/2007/04/07/3464.html第一題:用 mos 管搭出一個(gè)二輸入與非門。第二題:集成電路前段設(shè)計(jì)流程,寫出相關(guān)的工具。第三題:名詞 IRQ,BIOS,USB,VHDL,SDR第四題:unix 命令 cp -r, r