集成電路測(cè)試方法研究

1、集成電路測(cè)試方法研究目 錄1 邊界掃描測(cè)試方法11.1邊界掃描基本狀況11.2 IEEE Std 1149.111.3 IEEE Std 1149.431.4 IEEE Std 1149.551.5 IEEE Std 1149.661.6邊界掃描測(cè)試的發(fā)展前景91.7 本章小結(jié)92 全掃描可測(cè)試性實(shí)現(xiàn)方法102.1為什么需要掃描測(cè)試102.2可掃描單元類型11多路選擇器型的觸發(fā)器112.2.2 專用時(shí)鐘掃描單元122.2.3 電平敏感掃描設(shè)計(jì)12輔助時(shí)鐘LSSD的掃描方式152.3如何提高故障覆蓋率15門控時(shí)鐘問題15時(shí)鐘分頻問題16內(nèi)部復(fù)位問題172.3.4 三態(tài)網(wǎng)絡(luò)的DFT18雙向引腳的D

2、FT242.4 一個(gè)實(shí)現(xiàn)實(shí)例282.5本章小結(jié)293 集成電路的低功耗DFT方法303.1測(cè)試模式下功耗比較高的原因303.2基于掃描設(shè)計(jì)的低功耗DFT方法31測(cè)試矢量的處理31合理劃分片上的測(cè)試資源313.2.3 減少測(cè)試電路節(jié)點(diǎn)的翻轉(zhuǎn)次數(shù)33軟硬件協(xié)同測(cè)試343.3基于非掃描設(shè)計(jì)的低功耗DFT方法343.3.1 對(duì)測(cè)試向量處理得到低功耗ATPG35降低CUT輸入端的活動(dòng)性37采用混合模式測(cè)試向量383.4本章小結(jié)391 邊界掃描測(cè)試方法掃描技術(shù)是實(shí)現(xiàn)數(shù)字系統(tǒng)可測(cè)試性的關(guān)鍵技術(shù)，它包括邊界掃描、全掃描、部分掃描。本章介紹邊界掃描的實(shí)現(xiàn)方法，全掃描和部分掃描將在下一章介紹。邊界掃描技術(shù)一開始是

3、為了測(cè)試芯片之間的簡(jiǎn)單互連（即導(dǎo)線直接連接）。由于系統(tǒng)芯片的設(shè)計(jì)是基于IP核的設(shè)計(jì)，IP核之間的互連也可以采用邊界掃描技術(shù)來實(shí)現(xiàn)。1.1邊界掃描基本狀況JTAG（Joint Test Action Group，聯(lián)合測(cè)試工作組）于1986年提出了一個(gè)標(biāo)準(zhǔn)的邊界掃描體系結(jié)構(gòu)，名叫Boundary-Scan Architecture Standard Proposal，最后的目標(biāo)是應(yīng)用到芯片、印制板與完整系統(tǒng)上的一套標(biāo)準(zhǔn)化技術(shù)。1988年IEEE與JTAG同意合作開發(fā)一個(gè)叫做IEEE 1149.1的標(biāo)準(zhǔn)，并于1990年發(fā)布了該標(biāo)準(zhǔn)2。邊界掃描測(cè)試技術(shù)在降低產(chǎn)品測(cè)試成本，提高產(chǎn)品質(zhì)量和可靠性以及縮短產(chǎn)

4、品上市時(shí)間等方面有顯著的優(yōu)點(diǎn)。所以，邊界掃描技術(shù)一提出就受到電子行業(yè)的普遍關(guān)注和廣為接受，目前已得到了很多應(yīng)用?，F(xiàn)在，一些國(guó)際性的大公司如Corelis，JTAG Technology，Acculogic，Agilent等公司已經(jīng)致力于開發(fā)滿足相關(guān)測(cè)試協(xié)議的測(cè)試儀器和集成電路。例如，Corelis公司的產(chǎn)品ScanPlus包括自動(dòng)邊界掃描測(cè)試程序生成、邊界掃描診斷、交互式邊界掃描調(diào)試、CPLD和flash memories的在系統(tǒng)編程、用C語言編寫的低級(jí)掃描函數(shù)庫驅(qū)動(dòng)器和JTAG在線仿真器等。在1149.1協(xié)議推出以后，新的標(biāo)準(zhǔn)不斷推出，下面進(jìn)行比較詳細(xì)的介紹。1.2 IEEE Std 114

5、9.1邊界掃描測(cè)試的基本原理如圖3-1所示。符合邊界掃描規(guī)則的集成電路除了原有的功能模塊外，還要有邊界掃描單元（BSC）和測(cè)試訪問端口控制器(TAP Controller)。圖1-1中的移位寄存器單元插入到IC的核心邏輯與I/O管腳之間，以提供通過所有IC的一條串行測(cè)試數(shù)據(jù)通路。因?yàn)橐莆患拇嫫鲉卧挥贗C的邊界處，所以這些單元被稱為邊界掃描單元（BSC，Boundary Scan Cell），由它們構(gòu)成的移位寄存器稱為邊界掃描寄存器。串行測(cè)試數(shù)據(jù)的輸入端被稱為測(cè)試數(shù)據(jù)輸入端（TDI），相應(yīng)的輸出端被稱為測(cè)試數(shù)據(jù)輸出端（TDO）。為了完成測(cè)試功能，相互連接的邊界掃描單元必須具有數(shù)據(jù)移位、數(shù)據(jù)更新

6、、數(shù)據(jù)捕獲等功能，這些功能是由測(cè)試控制邏輯來控制的。測(cè)試控制邏輯由兩條信號(hào)線驅(qū)動(dòng)：測(cè)試方式選擇（TMS）和測(cè)試時(shí)鐘（TCK）。所以，整個(gè)邊界掃描測(cè)試要求IC中至少有四個(gè)可利用的測(cè)試管腳，或?qū)⑺鼈兏郊拥狡渌墓δ芄苣_上。TCK核心邏輯核心邏輯測(cè)試互連線TDOTDITDO管腳TAP控制器TAP控制器JTAG測(cè)試儀TMSTDI圖1-1 邊界掃描基本體系結(jié)構(gòu)邊界掃描測(cè)試技術(shù)的工作原理就是：JTAG測(cè)試儀利用一個(gè)四線測(cè)試接口，將測(cè)試數(shù)據(jù)以串行方式由TDI打入到邊界掃描寄存器中，通過TMS發(fā)送測(cè)試控制命令，經(jīng)TAP控制器控制邊界掃描單元完成測(cè)試數(shù)據(jù)的加載和響應(yīng)數(shù)據(jù)的捕獲。最后，測(cè)試響應(yīng)數(shù)據(jù)以串行掃描方式由

7、TDO送出到JTAG測(cè)試儀，在那里，將捕獲到的響應(yīng)數(shù)據(jù)與期望的響應(yīng)進(jìn)行比較。四個(gè)管腳TMS、TCK、TDI和TDO被稱為測(cè)試訪問端口（TAP, Test Access Port），全部測(cè)試控制邏輯被稱為TAP控制器。1.3 IEEE Std 1149.41149.1的主要意圖是是解決純數(shù)字網(wǎng)絡(luò)和混合系統(tǒng)中數(shù)字部分的可測(cè)試性設(shè)計(jì)問題。然而，許多系統(tǒng)使用模擬的、數(shù)字的以及數(shù)模混合的元件。各功能器件之間的連接不僅有簡(jiǎn)單的直接導(dǎo)線相連，也有電阻和電容這類耦合方式，如圖1-2所示。IEEE1149.4邊界掃描標(biāo)準(zhǔn)協(xié)議致力于模擬互連電路可測(cè)試性設(shè)計(jì)的規(guī)范化，是直接耦合電路可測(cè)試性設(shè)計(jì)標(biāo)準(zhǔn)IEEE1149.

8、1的擴(kuò)展，它的基本思想與標(biāo)準(zhǔn)IEEE 1149.1一樣。簡(jiǎn)單互連擴(kuò)充的互連方式單端傳送模擬驅(qū)動(dòng)器模擬驅(qū)動(dòng)器模擬驅(qū)動(dòng)器數(shù)字驅(qū)動(dòng)器差分驅(qū)動(dòng)器（模擬的或數(shù)字的）模擬驅(qū)動(dòng)器模擬驅(qū)動(dòng)器模擬驅(qū)動(dòng)器數(shù)字驅(qū)動(dòng)器差分驅(qū)動(dòng)器（模擬的或數(shù)字的）差分互連單端接收?qǐng)D1-2 在1149.4中支持的互連IC1IC2IEEE 1149.4邊界掃描標(biāo)準(zhǔn)的總體結(jié)構(gòu)如圖1-3所示，它向IEEE1149.1標(biāo)準(zhǔn)結(jié)構(gòu)中加入了一些擴(kuò)展結(jié)構(gòu)，即模擬端口上的模擬邊界模塊ABM和連接在模擬測(cè)試訪問端口上的測(cè)試總線接口電路。圖3-3中所示的核心電路是一個(gè)模數(shù)混合電路，它分別與數(shù)字邊界模塊(DBM)和模擬邊界模塊(ABM)相連。圖中畫出了兩個(gè)模擬

9、管腳，在實(shí)際情況下，則可能有很多這樣的管腳，對(duì)于每一個(gè)這樣的管腳，則需要相同的連接方式。每一個(gè)ABM上都有3個(gè)電壓值VH，VL和VG，它們是由ABM中的開關(guān)矩陣在測(cè)試過程中從相應(yīng)的端子來獲得的。VH是電路中最高的電平，VL是電路中最低的電平，VG則是穩(wěn)定的參考電平。值得指出：這3個(gè)電平對(duì)于不同的管腳可能是不同的。在實(shí)際測(cè)試過程中，將VH和VL分別與VG進(jìn)行比較，可以得到數(shù)字結(jié)果，然后將這個(gè)數(shù)字結(jié)果用到TBIC與ABM的控制電路部分，而它們的控制電路是連接在掃描鏈上的，這樣，一個(gè)數(shù)字結(jié)果就可以和1149.1中的數(shù)字?jǐn)?shù)據(jù)兼容。內(nèi)部測(cè)試總線有兩條，分別叫AB1和AB2。內(nèi)部測(cè)試總線數(shù)字I/O管腳核心

10、電路測(cè)試總線接口電路（TBIC）測(cè)試控制電路（包括TAP控制器，指令寄存器和解碼器）掃描路徑VHVLVGVHVLVG數(shù)字邊界模塊（DBM）模擬I/O管腳AT1AT2模擬測(cè)試訪問端口(ATAP)圖1-3 邊界掃描標(biāo)準(zhǔn)的總體結(jié)構(gòu)TMSTDOTDITCK1149.4支持差分信號(hào)傳輸。當(dāng)模擬測(cè)試訪問端口采用差分形式的時(shí)候，就需要增加兩個(gè)管腳，分別叫做AT1N與AT2N，它們需要另外一個(gè)TBIC和另外一對(duì)內(nèi)部測(cè)試總線AB1N和AB2N。在需要進(jìn)行模擬電路部分測(cè)試時(shí)，需要外加測(cè)試激勵(lì)，AT1為激勵(lì)信號(hào)輸入，AT2為測(cè)試結(jié)果輸出。測(cè)試總線接口電路（TBIC）的作用是在進(jìn)行模擬測(cè)試的時(shí)候?qū)T1與AB1連通，

11、AT2與AB2連通 ，當(dāng)不需要進(jìn)行模擬電路測(cè)試的時(shí)候，將它們斷開。左下角的4個(gè)管腳TDI，TDO，TMS和TCK與1149.1中定義的一致，以便與它兼容。為了配合電容耦合的測(cè)試需要，IEEE 1149.4測(cè)試標(biāo)準(zhǔn)新增加了一個(gè)PROBE公開指令。對(duì)于數(shù)字電路，它的工作方式與采樣指令SAMPLE相似。PROBE指令的作用主要體現(xiàn)在模擬電路測(cè)試中。當(dāng)PROBE指令被選取時(shí)，模擬測(cè)試單元被設(shè)置成與核心電路相連，它可以從AT1端向電路提供激勵(lì)信號(hào)，也可以在AT2端對(duì)電路的響應(yīng)進(jìn)行監(jiān)控。1.4 IEEE Std 1149.5開發(fā)這個(gè)協(xié)議的初衷是提供一個(gè)有較高利潤(rùn)和標(biāo)準(zhǔn)化的背板模塊測(cè)試和維護(hù)界面，旨在用于將

12、來自不同設(shè)計(jì)組和銷售商的可測(cè)試模塊集成到一個(gè)可測(cè)試和可維護(hù)的系統(tǒng)中去6。該標(biāo)準(zhǔn)的接口協(xié)議和命令可以對(duì)于模塊上的固件進(jìn)行訪問，支持IEEE Std 1149.1邊界掃描標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)支持單個(gè)模塊的故障隔離和各個(gè)模塊之間的互連測(cè)試。Clock SourceSlave Data (MSD)Clock (MCLK)Control (MCTRL)Pause Request (MPR)Master Data (MMD)MTM-BusMasterMTM-BusSlaveMTM-BusSlave圖1-4 MTM總線基本體系結(jié)構(gòu)該總線協(xié)議標(biāo)準(zhǔn)化了一種測(cè)試和維護(hù)命令的通信方法，用于總線上各個(gè)子系統(tǒng)測(cè)試控制模塊（MT

13、M總線主模塊）和其它模塊（MTM總線從模塊）之間的串行數(shù)據(jù)交換。MTM總線的內(nèi)部可以包含其它的測(cè)試總線，它本身則作為全部測(cè)試和維護(hù)接口體系的一部分來實(shí)現(xiàn)。該標(biāo)準(zhǔn)的體系結(jié)構(gòu)如圖14所示。該協(xié)議的成功應(yīng)用范例是波音777（boeing 777）。表1-1 兩個(gè)協(xié)議的引腳對(duì)應(yīng)關(guān)系1149.51149.1MMDTDIMCTLTMSMSDTDOMCLKTCKMPRTRST從某種程度上說，1149.1是1149.5的雛形，在1149.1中，各種內(nèi)嵌在IC中的BIST電路和這里的從模塊具有一定的相似性。這里的主從模塊之間的信號(hào)和1149.1中的信號(hào)對(duì)比關(guān)系如表1-1所示，兩個(gè)協(xié)議的主要特征對(duì)比關(guān)系如表1-2

14、所示：表1-2 1149.5與1149.1主要特征比較1149.51149.1板級(jí)芯片級(jí)基于包流信息基于位流信息有錯(cuò)誤更正能力無錯(cuò)誤更正能力無標(biāo)準(zhǔn)器件有標(biāo)準(zhǔn)器件有中斷能力返回到IDLE狀態(tài)表3-2中需要說明的是：在IEEE 1149.5中，總線上的信息傳遞是基于包（packet）的技術(shù)，像我們熟知的TCP/IP協(xié)議一樣，而1149.1中的數(shù)據(jù)傳遞是按位進(jìn)行的。另外，比1149.1更高級(jí)的是，1149.5的從模塊可以向主控制器申請(qǐng)中斷（在異常情況下）。從圖3-4可以看出，這樣的結(jié)構(gòu)和星型結(jié)構(gòu)的計(jì)算機(jī)網(wǎng)絡(luò)結(jié)構(gòu)基本相同。因此，在本協(xié)議中，詳細(xì)的定義了主控器和從模塊的通信規(guī)范。如同計(jì)算機(jī)網(wǎng)絡(luò)協(xié)議一樣，

15、定義了一個(gè)層次型的網(wǎng)絡(luò)結(jié)構(gòu)規(guī)范。1.5 IEEE Std 1149.6本標(biāo)準(zhǔn)的醞釀開始于2001年5月21日，起草者是安捷倫公司和Cisco公司組成的一個(gè)叫做特別工業(yè)工作組的組織。該工作組闡明了本標(biāo)準(zhǔn)，意在將它移交給IEEE，使之成為標(biāo)準(zhǔn)。該工作組的任務(wù)是：提出一種IC設(shè)計(jì)的方法，該方法支持魯棒性的板級(jí)邊界掃描測(cè)試，在信號(hào)通路中允許使用差分信號(hào)與交流耦合技術(shù)。該技術(shù)利用并且兼容現(xiàn)有的IEEE Std 1149.1。他們的目標(biāo)是提高IEEE Std 1149.1的能力，以保持快速準(zhǔn)確的檢測(cè)和診斷系統(tǒng)中和電路板上的互連缺陷，盡管差分傳送信號(hào)有故障掩蓋效應(yīng)，交流耦合傳送信號(hào)有直流阻斷效應(yīng)。該工作組開

16、始稱自己為“交流外測(cè)試(AC EXTEST)”工作組，但是后來改名為“高級(jí)I/O (Advanced I/O)”工作組。IEEE-SA標(biāo)準(zhǔn)委員會(huì)于2004年3月20日通過了該協(xié)議5。本標(biāo)準(zhǔn)定義了IEEE std 1149.1-2001 的擴(kuò)展部分，標(biāo)準(zhǔn)化了必需的掃描結(jié)構(gòu)和方法，對(duì)現(xiàn)行標(biāo)準(zhǔn)未給予足夠重視的高級(jí)數(shù)字網(wǎng)絡(luò)，尤其是那些交流耦合的、差模的以及兩者兼而有之的網(wǎng)絡(luò)，在進(jìn)行邊緣掃描測(cè)試時(shí)，確保簡(jiǎn)單的、健壯的和最低程度的干擾，該協(xié)議類似于IEEE Std 1149.1測(cè)試常規(guī)數(shù)字網(wǎng)絡(luò)，與用于常規(guī)模擬測(cè)試的IEEE 1149.4相銜接。本標(biāo)準(zhǔn)是IEEE 1149.4的補(bǔ)充，明確的目標(biāo)是高速數(shù)字網(wǎng)絡(luò)

17、的并行測(cè)試，而IEEE 1149.4則主要解決更傳統(tǒng)的模擬網(wǎng)絡(luò)的串行測(cè)試。對(duì)于所有的IEEE Std 1149.1-2001所支持的新的I/O測(cè)試結(jié)構(gòu)的軟件或BSDL，本標(biāo)準(zhǔn)也進(jìn)行了擴(kuò)充。本標(biāo)準(zhǔn)的主要技術(shù)是采用對(duì)跳變敏感的技術(shù)，而以前的協(xié)議是采用電平敏感的技術(shù)。對(duì)于如圖1-5所示的跳變，根據(jù)跳變的幅度和時(shí)間，采用遲滯比較器，可以較好地解決電路中共模噪聲的干擾問題（參看圖1-6）。在一個(gè)帶有未知漂移的信號(hào)中找到跳變的一種方法是將它和它自己的延遲信號(hào)比較，就是說，使用它當(dāng)前的歷史作為參考。圖1-6中畫出了最初的信號(hào)、一個(gè)延遲的版本和遲滯比較器的輸出結(jié)果。輸出信號(hào)是原始信號(hào)的準(zhǔn)確重建，延遲了一個(gè)輸入

18、波形通過遲滯門限的時(shí)間。輸出波形已經(jīng)變?yōu)闃?biāo)準(zhǔn)邏輯電平，即：未知的漂移被消除了。由此可知，1149.6在克服信道中共模信號(hào)的干擾能力方面具有很強(qiáng)的能力。T4T3t2t1圖1-5 被共模信號(hào)影響的交流信號(hào)脈沖tV未知漂移tVV2V1輸入+延遲D_-BAC遲滯偏移AB延遲D 接收器的響應(yīng)C輸出參考圖1-6 一個(gè)伴有未知電壓偏移的直流耦合的延遲自參考重建遲滯延遲值得指出的是，在1149.6中采用的這種新方法，即使差模信號(hào)以單端信號(hào)方式發(fā)送，也能夠較好的克服共模信號(hào)（直流電平）的干擾。在這個(gè)基本的思想下，本標(biāo)準(zhǔn)詳細(xì)討論了這種技術(shù)的應(yīng)用。1.6邊界掃描測(cè)試的發(fā)展前景IEEE Std 1149.1-1990

19、是邊界掃描的第一個(gè)協(xié)議，它拉開了邊界掃描技術(shù)推廣與使用的序幕。IEEE Std 1149.4是對(duì)1149.1的一個(gè)補(bǔ)充，使得模擬耦合方式的測(cè)試成為可能。1149.6則在以上兩個(gè)協(xié)議的基礎(chǔ)上，擴(kuò)充了指令集，增加了交流耦合通路和差分通路的測(cè)試能力。邊界掃描協(xié)議IEEE Std 1149.5中定義的MTM總線結(jié)構(gòu)，為掃描測(cè)試向網(wǎng)絡(luò)化方面的發(fā)展奠定了基礎(chǔ)。主模塊和從模塊之間的默契，為遠(yuǎn)程測(cè)試做下了鋪墊。1149.6的提出，完善了混合系統(tǒng)測(cè)試的方法，使得電路中幾乎所有的模塊可以相互連接，統(tǒng)一在主測(cè)試模塊的管轄之下。Agilent公司的芯片已經(jīng)可以實(shí)現(xiàn)1149.6所要求的功能，完全支持1149.6的交流測(cè)

20、試模式。主模塊和從模塊的這種網(wǎng)狀結(jié)構(gòu)，進(jìn)一步可以擴(kuò)展為多級(jí)星型結(jié)構(gòu)。借助于現(xiàn)代的互連網(wǎng)技術(shù)和全球定位系統(tǒng)，加上已經(jīng)比較成熟的無線通信協(xié)議，我們相信，在不遠(yuǎn)的將來，每個(gè)服務(wù)商和各個(gè)運(yùn)營(yíng)商將會(huì)擁有自己的“Intranet”，隨時(shí)對(duì)自己的設(shè)備進(jìn)行故障檢測(cè)和故障定位。1.7 本章小結(jié)本章簡(jiǎn)要的回顧了邊界掃描的主要功能和主要實(shí)現(xiàn)思想，對(duì)邊界掃描的系列協(xié)議進(jìn)行了簡(jiǎn)單的總結(jié)，并展望了邊界掃描技術(shù)在未來測(cè)試領(lǐng)域的應(yīng)用。今天的系統(tǒng)芯片有望成為明天的IP核，邊界掃描結(jié)構(gòu)在以后更大規(guī)模的集成電路設(shè)計(jì)中將成為諸多嵌入式內(nèi)核之間互連測(cè)試的有效方法。另外，由于邊界掃描單元位于芯片的引腳端口，它也是一條直接控制內(nèi)建自測(cè)試的

21、有效通道。2 全掃描可測(cè)試性實(shí)現(xiàn)方法為了便于實(shí)現(xiàn)ATPG的產(chǎn)生和加載，經(jīng)常要使用掃描電路。由于在集成電路中，被集成的IP核要保持原有的特性，對(duì)于IP核使用者來說，只在用戶自定義邏輯中采用全掃描與部分掃描技術(shù)。對(duì)于IP核設(shè)計(jì)者來說，一般而言，大多都要用到全掃描或部分掃描技術(shù)（一部分BIST電路除外）。本章首先簡(jiǎn)要介紹掃描測(cè)試的必要性，然后詳細(xì)探討可掃描單元的基本類型和掃描鏈處理上的一些問題。值得指出：雖然本章介紹了多種可掃描單元類型，例如多路選擇器型的觸發(fā)器型、專用時(shí)鐘型、電平敏感型等，但是在后面關(guān)于掃描鏈問題的處理上，通常用多路選擇器類型中的二選一選擇器D型觸發(fā)器為例來進(jìn)行探討，對(duì)于其它類型的

22、可掃描單元也可以使用類似的方法。2.1為什么需要掃描測(cè)試集成電路器件的制造面臨著許多測(cè)試問題?，F(xiàn)實(shí)情況表明，集成電路器件的發(fā)展趨勢(shì)是更高的密度、更多的引腳、更大的晶圓尺寸、更小的特征尺寸、更細(xì)的導(dǎo)線、更高的頻率，這就使得集成電路對(duì)污染、工藝更加敏感，與此同時(shí)，也包含了出現(xiàn)物理故障的更高概率（由于更多的門與門之間的互連）?！案叩念l率”、“更多的管腳數(shù)”和“更高的復(fù)雜性”使得測(cè)試平臺(tái)的價(jià)格不斷提升，出現(xiàn)了“測(cè)試代價(jià)危機(jī)（crisis in test cost）”。在某些市場(chǎng)，由于測(cè)試而帶來的消費(fèi)是硅片和封裝價(jià)格總和的24倍20。面對(duì)這樣的問題，最好的解決方案就是提供某種測(cè)試訪問機(jī)制，該機(jī)制能夠提

23、高電路內(nèi)部節(jié)點(diǎn)的可控性和可觀察性，從而縮短測(cè)試時(shí)間、減小測(cè)試數(shù)據(jù)量、降低測(cè)試平臺(tái)復(fù)雜性。掃描測(cè)試可以有效的解決這個(gè)問題。掃描測(cè)試是在設(shè)計(jì)的時(shí)候用可掃描寄存器替換原來的標(biāo)準(zhǔn)寄存器，從而增加電路中的可控制點(diǎn)和可觀察點(diǎn)，相當(dāng)于增加了許多虛擬探頭。它的不足之處在于它會(huì)對(duì)原來電路的性能發(fā)生一定程度的影響，也會(huì)增加布局布線的復(fù)雜性和芯片的面積。2.2可掃描單元類型可測(cè)試性設(shè)計(jì)的一般思想是構(gòu)造掃描鏈，構(gòu)造掃描鏈的關(guān)鍵是用可掃描寄存器替換原來的標(biāo)準(zhǔn)寄存器。一般情況下，可以使用的具有掃描功能的寄存器有四種類型，分別是：多路選擇器型、專用時(shí)鐘型、電平敏感型、輔助時(shí)鐘型。下面逐一加以介紹。2.2.1多路選擇器型的觸

24、發(fā)器這是一種主流類型。用帶有選擇器的觸發(fā)器（或鎖存器）單元替代標(biāo)準(zhǔn)的觸發(fā)器（鎖存器）單元，并將它們串在一起，形成掃描鏈，然后將ATPG施加到其上，就可以控制和觀察電路內(nèi)部節(jié)點(diǎn)處的信號(hào)。圖4-1給出了采用多路選擇器構(gòu)成的可掃描觸發(fā)器。圖a為常規(guī)的D觸發(fā)器示意圖，圖b為可掃描D觸發(fā)器符號(hào)，圖c為圖b相對(duì)應(yīng)的內(nèi)部電路結(jié)構(gòu)。由圖中可以看出，具有掃描功能的觸發(fā)器增加了兩個(gè)輸入端口：Scan_in和Scan_En。Scan_in引腳用于接受掃描數(shù)據(jù)的輸入，Scan_En用于掃描使能。在測(cè)試模式下，將測(cè)試向量打入寄存器的時(shí)候，將Scan_En置為“1”；在正常工作模式下和測(cè)試模式下的非掃描狀態(tài)，將其置為“0

25、”。 采用多路選擇器而增加的延遲表現(xiàn)在功能路徑中，有較少的面積增加。一個(gè)帶多路選擇器的D觸發(fā)器通常將一個(gè)標(biāo)準(zhǔn)D觸發(fā)器的面積增加15%到30%；增加的I/O端口最少的可以只有一個(gè)Scan_En。在實(shí)際設(shè)計(jì)中，可能并不需要增加一個(gè)另外的I/O端口用于Scan_in或者Scan_out，因?yàn)榭梢栽谠O(shè)計(jì)中將這些引腳和功能引腳復(fù)用。2.2.2 專用時(shí)鐘掃描單元專用時(shí)鐘控制的掃描方法是使用一個(gè)專用的、邊沿觸發(fā)的測(cè)試時(shí)鐘來提供串行移位驅(qū)動(dòng)。在功能模式下，系統(tǒng)時(shí)鐘是活動(dòng)的，系統(tǒng)數(shù)據(jù)被時(shí)鐘打入單元電路。在測(cè)試移位過程中，測(cè)試時(shí)鐘是活動(dòng)的，掃描數(shù)據(jù)被打入該電路單元。電路符號(hào)如圖4-2所示。圖a為標(biāo)準(zhǔn)的D觸發(fā)器，圖

26、b為專用時(shí)鐘控制的可掃描單元。在這種結(jié)構(gòu)中，相當(dāng)于有兩個(gè)D輸入端，兩個(gè)時(shí)鐘輸入端。在這種方式下，需要增加的測(cè)試引腳有：掃描輸入、測(cè)試時(shí)鐘、掃描輸出（可以和輸出功能引腳共用）。 專用時(shí)鐘控制掃描方式的特征是：對(duì)電路性能影響可以忽略；面積的增加可以接受：一個(gè)專用時(shí)鐘控制的掃描單元一般比普通的D觸發(fā)器的面積增加15%-30%；支持這種掃描方式的工藝庫具有觸發(fā)器和鎖存器兩種等效單元；很適用于部分掃描設(shè)計(jì)：專用的測(cè)試時(shí)鐘提供了一種機(jī)制，在掃描移位的過程中，可以很容易地保持非掃描單元的狀態(tài)；支持帶有異步置位和復(fù)位端的鎖存器；典型的應(yīng)用是具有邊沿觸發(fā)的設(shè)計(jì)風(fēng)格。2.2.3 電平敏感掃描設(shè)計(jì)常見的電平敏感掃描

27、（LSSD掃描設(shè)計(jì)，Level Sensitive Scan design）單元有3種方式：?jiǎn)捂i存器、雙鎖存器、專用時(shí)鐘控制鎖存器。2.2.3.1單鎖存LSSD單鎖存電平敏感掃描單元的邏輯結(jié)構(gòu)如圖4-3所示。圖a為通常意義下的D觸發(fā)器，圖b為它相應(yīng)的可掃描單元。圖b增加了一個(gè)數(shù)據(jù)輸入端、兩個(gè)時(shí)鐘輸入端：Test_Scan_Clock_a和Test_Scan_Clock_b。增加的兩個(gè)時(shí)鐘是電平觸發(fā)的。在測(cè)試模式下，Test_Scan_Clock_a和Test_Scan_Clock_b連接到所有的同類掃描單元，分別在不同的時(shí)刻將掃描數(shù)據(jù)逐位移動(dòng)。Scan_in引腳的數(shù)據(jù)來自上一個(gè)掃描單元。單鎖存

28、器LSSD的特征是：a) 對(duì)電路性能的影響可以忽略；b) 較高的面積代價(jià)。用一個(gè)LSSD單元替換一個(gè)簡(jiǎn)單的鎖存器將會(huì)增加100或者更多時(shí)序邏輯的面積。增加的主測(cè)試時(shí)鐘和從測(cè)試時(shí)鐘也增加了布線的面積（與多路選擇器型的觸發(fā)器掃描類型相比）；c) 支持帶有異步復(fù)位和清零端的鎖存器；d) 因?yàn)樵黾恿藢Ｓ玫臏y(cè)試時(shí)鐘，所以適合用于部分掃描設(shè)計(jì)。2.2.3.2雙鎖存器LSSD雙鎖存器LSSD的基本結(jié)構(gòu)如圖4-4所示。圖a為常規(guī)的主從式D觸發(fā)器，圖b為它的可掃描單元。相對(duì)于圖a而言，圖b增加了兩個(gè)引腳：Scan_in和Test_Scan_Clock_a。在工作模式下，LSSD單元中的主從鎖存器實(shí)現(xiàn)原來的主從鎖

29、存器的功能，系統(tǒng)數(shù)據(jù)被主從時(shí)鐘c和b打入鎖存器對(duì)，數(shù)據(jù)在從鎖存器輸出端輸出。在串行移位模式下，兩相非交疊主從測(cè)試時(shí)鐘施加到時(shí)鐘輸入端實(shí)現(xiàn)數(shù)據(jù)移位。注意在雙鎖存LSSD中，從時(shí)鐘（b）既用于工作模式又用于測(cè)試模式，而在單鎖存LSSD中，它只用于掃描模式下的串行移位。雙鎖存器LSSD特征是：a) 對(duì)電路性能的影響可以忽略；b) 較低的面積增加量（15%-30%）；c) 支持具有異步復(fù)位和清零端的鎖存器；d) 因?yàn)橛袑Ｓ玫臏y(cè)試時(shí)鐘的加入，所以適用于部分掃描設(shè)計(jì)。2.2.3.3專用時(shí)鐘控制的LSSD專用時(shí)鐘控制的LSSD使用與LSSD兼容的觸發(fā)器單元替換邊沿觸發(fā)器。在正常工作模式下，系統(tǒng)時(shí)鐘有效，一個(gè)

30、專用時(shí)鐘控制的LSSD單元像一個(gè)邊沿觸發(fā)器一樣完成系統(tǒng)數(shù)據(jù)的存儲(chǔ)。在掃描模式下，兩相非交疊時(shí)鐘驅(qū)動(dòng)主從測(cè)試時(shí)鐘完成掃描數(shù)據(jù)的移入和移出。專用時(shí)鐘控制的LSSD的特征：a) 對(duì)電路性能的影響可以忽略b) 中等的面積開銷。一個(gè)掃描單元的面積比基本的觸發(fā)器增加40%-80%。布線面積也會(huì)因?yàn)閮蓚€(gè)測(cè)試時(shí)鐘的加入而有所增加。c) 適合于部分掃描設(shè)計(jì)，因?yàn)橛袑Ｓ玫臏y(cè)試時(shí)鐘。2.2.4輔助時(shí)鐘LSSD的掃描方式此類可掃描單元要采用三個(gè)測(cè)試時(shí)鐘，因而帶來較大的面積開銷，并且不能測(cè)試系統(tǒng)時(shí)鐘的故障，因而實(shí)際應(yīng)用中較少采用，所以此處不再給出具體的分析。2.3如何提高故障覆蓋率 提高故障覆蓋率的關(guān)鍵就是要提高電路的

31、可控制性和可觀察性。由于種種原因，某些電路的可控制性和可觀察性往往不高，不可控制或者不可觀察，也就造成某些故障的不可測(cè)試。鑒于這樣的原因，就需要對(duì)電路進(jìn)行修改，修改電路的同時(shí)，要保證邏輯和時(shí)序的正確。這里給出一些常見問題的解決辦法。2.3.1門控時(shí)鐘問題如下圖4-5所示，當(dāng)F0、F1中的任何一個(gè)為0時(shí)，時(shí)鐘脈沖將被阻止傳到F2，因此F2將不能和F0、F1放在同一個(gè)掃描鏈中。解決這個(gè)問題的辦法如圖4-6所示。在正常工作時(shí)，ASIC_TEST為低電平，插入的兩個(gè)或門均打開，和圖4-5功能相同。圖4-5 門控時(shí)鐘問題圖4-6 門控時(shí)鐘問題解決辦法在測(cè)試期間，測(cè)試信號(hào)ASIC_TEST為高電平,掃描和

32、捕獲時(shí)鐘總能到達(dá)F2，因此F2可以和F0、F1放在同一個(gè)掃描鏈中。2.3.2時(shí)鐘分頻問題ATE只能控制輸入端口的波形，對(duì)于如圖4-7所示的情況， ATE只能控制CLK，在掃描過程中，對(duì)于虛線框中的F0和F1，并不是每一個(gè)測(cè)試時(shí)鐘都能夠到達(dá)F0和F1，因此，在測(cè)試過程中，很難預(yù)測(cè)它們的狀態(tài)變化。這樣就需要改造該電路來實(shí)現(xiàn)可測(cè)試性。改造后的電路如圖4-8所示。圖中增加了一個(gè)二選一選擇器。在正常工作狀態(tài)，ASIC_TEST為低電平，分頻后的時(shí)鐘信號(hào)可以驅(qū)動(dòng)F0和F1，與圖4-7的邏輯功能相同。在測(cè)試方式下，CLK可以直接作用到F0和F1，因此F0和F1可以被包括到掃描鏈中。值得指出，選擇器的引入可能

33、造成時(shí)鐘歪斜（clock skew），但是，在頻率不高的情況下，可以忽略這個(gè)影響。圖4-7時(shí)鐘分頻問題示例圖48時(shí)鐘分頻問題解決方法示例2.3.3內(nèi)部復(fù)位問題該問題是指在電路內(nèi)部有不可控制的異步復(fù)位端，如圖4-9所示。從圖中可以看出，F(xiàn)2和F3的復(fù)位端和F1的Q端相連，因此，在測(cè)試向量施加的過程中，F(xiàn)1的狀態(tài)將影響F2和F3的值，造成掃描鏈測(cè)試數(shù)據(jù)加載混亂。為了解決這個(gè)問題，采用圖4-10所示的方法：增加一個(gè)多路選擇器。在正常工作模式下，該選擇器是透明的， 圖4-9內(nèi)部復(fù)位問題示例電路的工作邏輯和圖4-9完全相同，也就是說，不會(huì)出現(xiàn)功能上的錯(cuò)誤。在測(cè)試模式下，ASIC_TEST為高電平，復(fù)位時(shí)

34、鐘可以有效的施加在所有的觸發(fā)器上，使得掃描鏈可以正常的加載測(cè)試向量，進(jìn)行掃描測(cè)試。圖4-10內(nèi)部復(fù)位問題解決辦法1另外還有一種解決該問題的辦法，如圖4-11所示。在正常工作模式下，ASIC_TEST為低電平，或門對(duì)于Q1而言是直通的，不影響電路的正常功能。在測(cè)試模式下，ASIC_TEST為高電平，從而阻礙了Q1對(duì)F2和F3的影響，因而它們都可以放在掃描鏈中。至于是否放在同一個(gè)掃描鏈中，就看設(shè)計(jì)的需要了。圖411 內(nèi)部復(fù)位問題解決辦法2示例兩種方法的比較：在辦法1中，內(nèi)部復(fù)位線上的SA1故障是可以測(cè)試的，而辦法2則不然，因此，辦法1比辦法2有更高的故障覆蓋率。另一方面，由于選擇器比或門有更復(fù)雜的

35、電路結(jié)構(gòu)，所以采用方法1將會(huì)有更大的面積開銷。2.3.4 三態(tài)網(wǎng)絡(luò)的DFT三態(tài)網(wǎng)絡(luò)需要考慮的可測(cè)試性問題有：1不可檢測(cè)的故障這時(shí)需要增加DFT邏輯（或者增強(qiáng)ATE的功能），來獲得100%的故障覆蓋率；2在掃描移位過程中出現(xiàn)的總線爭(zhēng)用（Contention）掃描比特流可能導(dǎo)致三態(tài)驅(qū)動(dòng)器處于一個(gè)未知的狀態(tài)；3. 在捕獲響應(yīng)的時(shí)候出現(xiàn)的總線爭(zhēng)用（Contention）捕獲時(shí)鐘邊緣的狀態(tài)變化可能使得三態(tài)驅(qū)動(dòng)器處于一個(gè)不確定的狀態(tài)；三態(tài)門的某些故障是可測(cè)的（如圖4-12中，EN引腳上的SA0故障）；某些故障能否測(cè)試則與ATE的性能有關(guān)（主要看ATE是否具有測(cè)試Z狀態(tài)和X狀態(tài)的能力）（如圖4-13）；還有

36、一些故障是不可以測(cè)試的（如圖4-14）。為了確保電路能夠在更多的測(cè)試儀上有較高的故障覆蓋率，為保險(xiǎn)起見，我們將后兩種情況視為不可測(cè)試。圖4-12 可以測(cè)試的故障圖4-13 故障可測(cè)試性依賴于ATE圖4-14 不可以測(cè)試的故障2.3.4.1如何處理不可測(cè)試的故障解決上述不可測(cè)試故障的方法有多種，針對(duì)圖4-13，此處給出常用的兩種。方法1：增加一個(gè)上拉電阻（如圖4-15）。通過上拉電阻，一個(gè)懸空的總線可以被上拉到一個(gè)弱1。這樣圖4-13中所示的SA0故障就可以用通常的方法進(jìn)行測(cè)試了。采用這種方法的缺陷是引入了靜態(tài)功耗。與方法2相比，優(yōu)點(diǎn)在于采用的測(cè)試向量個(gè)數(shù)較少。圖4-15 采用上拉電阻提高電路的

37、故障覆蓋率方法二：增加一個(gè)總線保持單元（Bus Keeper）采用這種方法，需要兩個(gè)連續(xù)的測(cè)試向量實(shí)現(xiàn)圖4-13中所示的SA0故障診斷。第一個(gè)測(cè)試向量將一個(gè)初始數(shù)據(jù)打入總線數(shù)據(jù)保持單元（Bus Keeper），用來覆蓋第二個(gè)測(cè)試向量在輸出端產(chǎn)生的高阻值Z。在圖4-16中，用第一個(gè)測(cè)試向量110將Bus 圖4-16 采用總線保持單元提高電路的故障覆蓋率Keeper置為弱1，當(dāng)?shù)诙€(gè)測(cè)試向量施加到輸入端時(shí)，如果上述SA0故障存在，則由Bus Keeper提供的1作為輸出，如果電路不存在此故障，則輸出0電平。采用這種方法的缺陷是，增加了ATPG的數(shù)量，好處是故障覆蓋率較高。 2.3.4.2在掃描移位

38、過程中出現(xiàn)的總線爭(zhēng)用（Contention）圖4-17 在掃描移位過程中出現(xiàn)總線爭(zhēng)用由于一些掃描移位寄存器Q端與三態(tài)輸出的使能端相連，造成三態(tài)輸出總線上的輸出信號(hào)會(huì)不斷發(fā)生變化，如圖4-17所示。在通常情況下，這些掃描移位寄存器中的數(shù)據(jù)往往是不可預(yù)測(cè)的。因此，三態(tài)輸出端的輸出電流會(huì)對(duì)與之相連的電路產(chǎn)生影響。雖然這種現(xiàn)象不會(huì)影響故障覆蓋率，但是潛在著損壞器件的危險(xiǎn)。解決這種問題的辦法有三種，分別如圖4-18、4-19、4-20所示。圖4-18 掃描移位過程中總線爭(zhēng)用解決辦法1方法1（圖4-18）：增加一些控制邏輯。在圖中使用的是一些與門。通過使用掃描使能信號(hào)SE，使得與輸出三態(tài)引腳相連的三態(tài)緩沖

39、器中只有一個(gè)可以將數(shù)據(jù)送出，其它三態(tài)緩沖器全部為高阻狀態(tài)。因此，可以有效的避免測(cè)試過程中損壞器件。方法2（圖4-19）：引入一個(gè)解碼器。該解碼器可以解碼三態(tài)使能端，使得在任一時(shí)刻，只有一個(gè)三態(tài)緩沖器是導(dǎo)通狀態(tài)，其它緩沖器均為高阻狀態(tài)。另外，也可以采用類似于方法1的辦法，讓所有的三態(tài)緩沖器在掃描移位過程中都處于高阻狀態(tài)。方法3（圖4-20）：該種方法是采用獨(dú)熱碼。在任一時(shí)刻，只有一個(gè)三態(tài)緩沖器是導(dǎo)通狀態(tài)，其它緩沖器均為高阻狀態(tài)。顯然，采用這種測(cè)試向量，不一定適用于被測(cè)試電路。圖4-19 掃描移位過程中總線爭(zhēng)用解決辦法 2 圖4-20 掃描移位過程中總線爭(zhēng)用解決辦法3 2.3.4.3在捕獲響應(yīng)的時(shí)

40、候出現(xiàn)的總線爭(zhēng)用（Contention） 如何避免在捕獲響應(yīng)的時(shí)候出現(xiàn)總線爭(zhēng)用？可以采取以下四種方法：（1） 使ATPG工具丟棄所有導(dǎo)致總線爭(zhēng)用的所有測(cè)試向量；（2） 在圖4-18所示的方法中，使用ASIC_TEST引腳取代SE引腳來控制三態(tài)使能。雖然這樣可以避免總線爭(zhēng)用，但是會(huì)降低故障覆蓋率（因?yàn)锳SIC_TEST在測(cè)試響應(yīng)捕獲期間為高電平，在它封鎖的與門輸入端的固定型故障將無法傳送到輸出端）；（3） 通過一個(gè)獨(dú)熱碼測(cè)試模式寄存器來控制三態(tài)使能；（4） 全解碼三態(tài)使能（不需要檢查總線爭(zhēng)用）。2.3.5雙向引腳的DFT雙向引腳需要考慮和解決的問題：1在掃描移位的過程中改變雙向引腳的方向；2在捕

41、獲測(cè)試響應(yīng)的時(shí)候出現(xiàn)總線爭(zhēng)用；3雙向時(shí)鐘、復(fù)位和串行輸出引腳：ATE須將它們作為單向引腳考慮。2.3.5.1雙向引腳方向控制問題（解決上述問題1,2）圖4-21 掃描移位過程中雙向引腳的方向問題如圖4-21所示，數(shù)據(jù)掃描進(jìn)入觸發(fā)器F0的時(shí)候，會(huì)引起與之相連的三態(tài)緩沖器U0不斷的改變狀態(tài)，從而使得雙向端子上的數(shù)據(jù)很可能改變傳輸方向，出現(xiàn)總線爭(zhēng)用的問題。 為了解決這個(gè)問題，可以采用如圖4-21所示的做法，增加一個(gè)控制邏輯（與門U0），在測(cè)試向量加載的時(shí)候，SE為高電平，U1輸出低電平，使得雙向引腳的傳輸單向化（向左）。但是，在捕獲響應(yīng)的時(shí)候，仍然不能保證沒有總線爭(zhēng)用問題。為了解決這個(gè)問題，對(duì)圖4-

42、21所示的電路改進(jìn)為圖422所示的電路。表4-1是圖4-22所示電路的工作情況。圖4-21掃描移位過程中雙向引腳的方向問題解決辦法圖4-22 測(cè)試過程中雙向引腳的方向問題解決辦法表4-1 ASIC工作模式ASIC modeASIC_TESTBIDI_ENNormal0xScan10Capture10|12.3.5.2 雙向時(shí)鐘或者雙向復(fù)位在測(cè)試過程中，由于所有的掃描鏈應(yīng)該在ATE控制之下，所以，對(duì)于如圖4-23所示的電路而言，三態(tài)緩沖器U0會(huì)影響時(shí)鐘對(duì)掃描鏈的控制。為了解決這個(gè)問題，給出了如圖4-24所示的解決方法。圖4-23 影響時(shí)鐘的雙向問題圖4-24所示電路工作在測(cè)試狀態(tài)時(shí)，ASIC_T

43、EST的值為1，使得U0被禁止，輸出為高阻狀態(tài)，有效的保證了測(cè)試時(shí)鐘的加載，掃描鏈完全處于ATE控制之下。 對(duì)于雙向掃描輸出端口問題，情況和時(shí)鐘雙向問題類似，問題和解決方法示意圖如圖4-25和4-26所示。圖4-24影響時(shí)鐘的雙向問題的解決辦法圖4-25 雙向掃描輸出端口問題圖4-26 雙向掃描輸出端口問題解決辦法2.4 一個(gè)實(shí)現(xiàn)實(shí)例對(duì)于上面介紹的技術(shù)，我們用Synopsys公司的軟件進(jìn)行了實(shí)驗(yàn)驗(yàn)證。DFT Compiler是功能強(qiáng)大的可測(cè)試性設(shè)計(jì)工具，我們用它對(duì)一個(gè)多級(jí)濾波芯片進(jìn)行了DFT設(shè)計(jì)。該圖像處理芯片規(guī)模較小，內(nèi)部只有2554個(gè)觸發(fā)器，另外還包含有4個(gè)IP核，它們是4個(gè)“位數(shù)為16、

44、深度為128”的RAM。該芯片初始的設(shè)計(jì)沒有考慮DFT問題，對(duì)于綜合后的網(wǎng)表，我們施加了DFT功能，故障覆蓋率達(dá)98.78%。故障覆蓋率沒有達(dá)到100%的原因在于：該芯片采用的硬核內(nèi)部有64個(gè)三態(tài)門，沒有辦法有效的控制它們。另外，我們還用TetraMax對(duì)該芯片生成了ATPG，其中有4個(gè)時(shí)序向量和231個(gè)組合向量。以下是DFT Compiler給出報(bào)告的一部分：0 out of 2554 sequential cells have violations.*2554 cells are valid scan cellstest coverage is now 98.78%.Pattern Sum

45、mary Report -#internal patterns 0 Uncollapsed Stuck Fault Summary Reportfault class code #faults- - -Detected DT 104796Possibly detected PT 32Undetectable UD 1069ATPG untestable AU 1149Not detected ND 134 -total faults 107180test coverage 98.78%以下是TetraMax給出的報(bào)告的一部分：Chain c0 successfully traced with

46、510 scan_cells.Chain c1 successfully traced with 510 scan_cells.Chain c2 successfully traced with 510 scan_cells.Chain c3 successfully traced with 510 scan_cells.Chain c4 successfully traced with 510 scan_cells.107238 faults were added to fault listPattern Summary Report-#internal patterns 235#basic

47、_scan patterns 231#fast_sequential patterns 42.5本章小結(jié)本章首先介紹了可掃描單元的類型和基本特征，分析了采用各種掃描方式對(duì)設(shè)計(jì)造成的影響和適用范圍，然后比較詳細(xì)的分析了構(gòu)造掃描鏈問題上的一些細(xì)節(jié)問題，給實(shí)際設(shè)計(jì)作好了理論準(zhǔn)備。上面的設(shè)計(jì)方法已經(jīng)成功應(yīng)用在一個(gè)圖像處理芯片上。3 集成電路的低功耗DFT方法集成電路測(cè)試模式下的功耗會(huì)遠(yuǎn)遠(yuǎn)高于正常工作模式下的功耗，分析它的功耗來源并設(shè)法降低測(cè)試功耗，可以節(jié)約測(cè)試能源（對(duì)于移動(dòng)設(shè)備尤其重要），也可以降低因?yàn)闇y(cè)試而燒壞芯片的可能性，還可以增加并行測(cè)試的模塊個(gè)數(shù)。本章首先簡(jiǎn)單的分析了集成電路的測(cè)試功耗比較高的

48、原因，將低功耗DFT方法分為兩個(gè)方面進(jìn)行闡述：基于掃描設(shè)計(jì)的低功耗問題和基于非掃描設(shè)計(jì)的低功耗問題，并給出一些行之有效的方法。3.1測(cè)試模式下功耗比較高的原因隨著便攜式設(shè)備和無線通訊系統(tǒng)在現(xiàn)實(shí)生活中越來越廣泛的使用，測(cè)試低功耗問題引起了工業(yè)界和學(xué)術(shù)界更多的關(guān)注。研究表明：大規(guī)模集成電路在測(cè)試期間的功耗可能高達(dá)該芯片在正常工作模式下功耗的兩倍21。測(cè)試期間功耗更高的原因在于：（1）電路在正常工作模式下，往往只有一部分電路在工作。而且嵌入的可測(cè)試性電路是“閑置”的，它們沒有為功率消耗做出“貢獻(xiàn)”，然而在測(cè)試模式下，所有的電路（包括功能電路和測(cè)試電路）都要參與進(jìn)來；（2）功率消耗與電路狀態(tài)的翻轉(zhuǎn)有關(guān)

49、，也就是說，功率損耗以動(dòng)態(tài)損耗為主，在正常工作模式下前后激勵(lì)（被處理數(shù)據(jù)）之間有較大的相關(guān)性，因而在測(cè)試模式下，各個(gè)電路節(jié)點(diǎn)的翻轉(zhuǎn)次數(shù)遠(yuǎn)遠(yuǎn)高于正常工作模式；（3）測(cè)試碼生成器經(jīng)常采用偽隨機(jī)測(cè)試向量產(chǎn)生技術(shù)，它產(chǎn)生的眾多測(cè)試向量中，有許多對(duì)測(cè)試覆蓋率沒有貢獻(xiàn)，但是卻加載在被測(cè)電路的輸入端，造成了更多的功率損耗。(4)為了縮短測(cè)試時(shí)間，經(jīng)常采用并行測(cè)試，造成整個(gè)芯片或者系統(tǒng)的功耗增大。如果沒有良好的測(cè)試調(diào)度方案，則會(huì)造成測(cè)試功耗（或者測(cè)試峰值功耗）大幅度上升，熱擊穿其中的一些器件，甚者燒毀芯片（或者晶片）。一般來說，應(yīng)該將降低測(cè)試功耗的方法分兩種情況來討論，就是基于掃描設(shè)計(jì)的低功耗DFT方法和基于

50、非掃描設(shè)計(jì)的低功耗DFT方法。下面就以這樣兩種情況進(jìn)行分析。3.2基于掃描設(shè)計(jì)的低功耗DFT方法掃描的方法就是將測(cè)試向量施加到掃描鏈中，然后讓電路切換到測(cè)試工作模式，之后將測(cè)試響應(yīng)移出掃描鏈。在測(cè)試向量和測(cè)試響應(yīng)在掃描鏈上移動(dòng)的時(shí)候，和它相連的組合邏輯電路會(huì)有大量的翻轉(zhuǎn)，這是功耗的重要來源之一。我們可以對(duì)測(cè)試矢量進(jìn)行編碼，得到低功耗的測(cè)試向量，也可以合理利用芯片本身的測(cè)試資源來降低測(cè)試功耗。3.2.1測(cè)試矢量的處理對(duì)于組合邏輯，將測(cè)試矢量進(jìn)行排序，可以降低測(cè)試功耗。但那只是一種最粗淺的方法。一般來說，測(cè)試矢量的處理包括四個(gè)過程，分別是：排序、差分、編碼、解碼。對(duì)于已經(jīng)生成的測(cè)試矢量進(jìn)行排序，目

51、的在于建立測(cè)試集中測(cè)試矢量的相關(guān)性，做差分運(yùn)算以后的向量就可以具有較多的“0”（最好的情況下只有1位非“0”），這樣可以保證電路中節(jié)點(diǎn)的翻轉(zhuǎn)盡可能的減少。將差分向量進(jìn)行級(jí)聯(lián)，可以得到一個(gè)測(cè)試代碼鏈，然后按照某種編碼方案進(jìn)行編碼。編碼的目的主要有兩種：一種是為了減少測(cè)試數(shù)據(jù)的傳輸時(shí)間（帶有壓縮性質(zhì)）；另外一種是為了減少電路節(jié)點(diǎn)上的翻轉(zhuǎn)22。3.2.2合理劃分片上的測(cè)試資源基于IP設(shè)計(jì)的SoC，各個(gè)芯核中一般都有開發(fā)商提供的測(cè)試電路，而可測(cè)試電路的設(shè)計(jì)一般是基于掃描結(jié)構(gòu)的設(shè)計(jì)。在每個(gè)IP核中，往往會(huì)有若干個(gè)掃描鏈，這種結(jié)構(gòu)如圖3-1所示。為了簡(jiǎn)便起見，圖中只畫出了兩個(gè)內(nèi)核，其中核A中有4條掃描鏈，

52、核B中有兩條掃描鏈，UDL是用戶自定義邏輯（User Defined Logic）；對(duì)UDL進(jìn)行測(cè)試的時(shí)候，可以利用兩個(gè)內(nèi)核的包（Wrapper，有的文獻(xiàn)稱為“測(cè)試環(huán)”）單元進(jìn)行，這時(shí)A和B則必須工作在外測(cè)試（Extest）模式下。對(duì)于內(nèi)核A而言，它有四個(gè)掃描鏈，如果對(duì)它們進(jìn)行串行測(cè)試，如圖3-2(a)所示，則產(chǎn)生最大的功耗，同時(shí)也需要最長(zhǎng)的測(cè)試時(shí)間。如果采用圖3-2(b)所示的做法進(jìn)行并行測(cè)試，則可以有效的減少測(cè)試時(shí)間，但是對(duì)于測(cè)試期間的最大功耗問題，則沒有改善。采用圖5-2(c)所示的電路結(jié)構(gòu)，雖然測(cè)試時(shí)間沒有改善，但功耗卻最低，大約為圖（a）的1/4。采用圖5-2(d)所示的電路結(jié)構(gòu)，則

53、可以降低一半的測(cè)試功耗，值得注意的是，在減少測(cè)試時(shí)間的同時(shí)，也增加了集成電路的測(cè)試引腳數(shù)目，使得電路的布局布線更加復(fù)雜。3.2.3 減少測(cè)試電路節(jié)點(diǎn)的翻轉(zhuǎn)次數(shù) 可以采取各種各樣的方法來減少電路在被測(cè)試過程中的翻轉(zhuǎn)次數(shù)，從而達(dá)到降低功耗的目的。如圖3-3所示的電路結(jié)構(gòu)可以有效的減少電路的翻轉(zhuǎn)次數(shù)。在這種結(jié)構(gòu)中，P觸發(fā)器是主存儲(chǔ)單元，它包含施加到CUT（被測(cè)試電路，Circuit Under Test）的測(cè)試向量。E鏈中的觸發(fā)器用于提供選擇觸發(fā)的數(shù)據(jù)，這種機(jī)制有兩種方法來減少不必要的翻轉(zhuǎn)。首先，測(cè)試數(shù)據(jù)（經(jīng)過編碼的激勵(lì)信號(hào)，編碼的基本原則是將需要翻轉(zhuǎn)的P觸發(fā)器相應(yīng)的E鏈中的兩個(gè)觸發(fā)器設(shè)置為不同的值

54、）直接通過掃描方式加載在E鏈上（此時(shí)Enable信號(hào)為低電平），只有需要將激勵(lì)加載到測(cè)試電路的時(shí)候，才將需要翻轉(zhuǎn)的P鏈中的觸發(fā)器翻轉(zhuǎn)。在觸發(fā)模式，使能信號(hào)被激活，多路選擇器將QN反饋到觸發(fā)器的輸入端。但是如果異或門的輸出為“0”，P觸發(fā)器的值將保持不變，但是如果異或門的輸出為1，P觸發(fā)器將翻轉(zhuǎn)。在進(jìn)入工作模式之前，E鏈?zhǔn)紫缺凰腿搿?0101010”這樣的數(shù)據(jù)，激活所有異或門的輸入端，并將Enable設(shè)置為“1”，這樣P鏈就可以工作在任務(wù)模式下了。另外還有一種方法，是采用前面介紹的類似于測(cè)試數(shù)據(jù)的處理辦法，也可以使盡可能少的P觸發(fā)器翻轉(zhuǎn)23。3.2.4軟硬件協(xié)同測(cè)試圖3-4示出了軟硬件協(xié)同測(cè)試集

55、成電路的一般概念18,23。該結(jié)構(gòu)由以下幾個(gè)部分構(gòu)成：若干個(gè)core和一個(gè)處理器（在實(shí)際應(yīng)用中，可能會(huì)有多個(gè)處理器），它們通過總線形式相連；一個(gè)測(cè)試數(shù)據(jù)存儲(chǔ)器PM（Pattern Memory），它用來存放測(cè)試指令和測(cè)試數(shù)據(jù)。當(dāng)運(yùn)行在測(cè)試模式時(shí)，ATE將測(cè)試指令和測(cè)試數(shù)據(jù)傳輸?shù)絇M，使用處理器自身的指令系統(tǒng)，對(duì)各個(gè)內(nèi)核進(jìn)行測(cè)試。這里，處理器不僅可以對(duì)測(cè)試數(shù)據(jù)進(jìn)行有效的格式轉(zhuǎn)換，而且可以對(duì)捕獲的測(cè)試響應(yīng)進(jìn)行分析和比較，得出故障的類型和位置，并將測(cè)試結(jié)果返回給ATE。由于此類測(cè)試方式可以對(duì)測(cè)試向量進(jìn)行編碼和壓縮，測(cè)試功耗可以壓得較低。而且，由于這種測(cè)試模式下的頻率可以和正常工作時(shí)的頻率相同，因而能夠有效避免因?yàn)闇y(cè)試頻率和工作頻率的差異而帶來的不良影響。3.3基于非掃描設(shè)計(jì)的低功耗DFT方法DFT的實(shí)現(xiàn)方法可以分為兩類，一種是基于掃描的設(shè)計(jì)，另一種是基于非掃描的設(shè)計(jì)?；趻呙璧脑O(shè)計(jì)是將ATPG