實(shí)驗(yàn)項(xiàng)目Verilog組合邏輯設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書

1、電子科技大學(xué) 計(jì)算機(jī)科學(xué)與工程學(xué)院實(shí)驗(yàn)指導(dǎo)書實(shí)驗(yàn)名稱 Verilog組合邏輯設(shè)計(jì) 電子科技大學(xué)教務(wù)處制表一、概述本實(shí)驗(yàn)使用Xilinx ISE軟件和Verilog語言進(jìn)行組合邏輯的設(shè)計(jì)與實(shí)現(xiàn)。實(shí)驗(yàn)內(nèi)容包括13-8譯碼器的設(shè)計(jì)和實(shí)現(xiàn)。24位并行進(jìn)位加法器的設(shè)計(jì)和實(shí)現(xiàn)。3兩輸入4位多路選擇器的設(shè)計(jì)和實(shí)現(xiàn)。實(shí)驗(yàn)要求如下：1采用Verilog語言設(shè)計(jì)，則使用門級方式進(jìn)行描述。2編寫仿真測試代碼。3編寫約束文件，使輸入、輸出信號與開發(fā)板的引腳對應(yīng)。4下載到FPGA開發(fā)板，撥動輸入開關(guān)，觀察Led燈的顯示是否符合真值表。二、實(shí)驗(yàn)原理：174x138譯碼器是輸出低有效的3-8譯碼器。表1所示為74x138譯

2、碼器的真值表。表1 74x138譯碼器的真值表輸入輸出G1G2A_LG2B_LCBAY7_LY6_LY5_LY4_LY3_LY2_LY1_LY0_L0xxxxx11111111x1xxxx11111111xx1xxx111111111000001111111010000111111101100010111110111000111111011110010011101111100101110111111001101011111110011101111111根據(jù)3-8譯碼器的真值表，可得輸出的函數(shù)表達(dá)式為根據(jù)上述函數(shù)表達(dá)式，可畫出邏輯電路圖為。圖1 3-8譯碼器的邏輯電路圖2. 數(shù)據(jù)選擇器的邏輯功能

3、是根據(jù)地址選擇端的控制，從多路輸入數(shù)據(jù)中選擇一路數(shù)據(jù)輸出。因此，它可實(shí)現(xiàn)時分多路傳輸電路中發(fā)送端電子開關(guān)的功能，故又稱為復(fù)用器（Multiplexer）,并用MUX來表示。表2 2輸入1位多路選擇器的真值表數(shù)據(jù)輸入選擇控制S輸出YD0D100000100100111010010011110101111 2選1數(shù)據(jù)選擇器的真值表如表1所示，其中，D0、D1是2路數(shù)據(jù)輸入，S為選擇控制端，Y為數(shù)據(jù)選擇器的輸出，根據(jù)真值表可寫出它的輸出函數(shù)表達(dá)式為： 如果輸入再加上低有效的輸入使能端，則輸出的表達(dá)式變?yōu)楦鶕?jù)上述函數(shù)表達(dá)式，可畫出2輸入4位多路選擇器的邏輯電路圖為。圖2 2輸入4位多路選擇器的邏輯電路

4、圖2. 1位全加器的真值表如下表3 1位全加器的真值表輸入變量輸出變量ABCiCi+1S000000010101001011101000110110110101111101110根據(jù)真值表，輸出表達(dá)式為：對于4位并行加法器，可以按入下公式進(jìn)行設(shè)計(jì)圖3所示為4位并行進(jìn)位加法器框圖，本實(shí)驗(yàn)中用Verilog語句來描述。圖3 4位并行進(jìn)位加法器三、設(shè)計(jì)實(shí)現(xiàn)1在ISE設(shè)計(jì)中可以直接輸入如下3-8譯碼器的代碼module decoder_74x138( G1, G2A_L, G2B_L, C, B, A, Y7_L , Y6_L , Y5_L , Y4_L , Y3_L , Y2_L , Y1_L ,

5、Y0_L ); input G1, G2A_L, G2B_L; input C,B,A; output Y7_L , Y6_L , Y5_L , Y4_L , Y3_L , Y2_L , Y1_L , Y0_L; wire G1_L ; wire G ; wire A_L , B_L , C_L ; wire A_H , B_H , C_H ; not ( G1_L , G1 ) ; nor ( G , G1_L , G2A_L , G2B_L ) ; not ( A_L , A ) ; not ( B_L , B ) ; not ( C_L , C ) ; not ( A_H , A_L )

6、 ; not ( B_H , B_L ) ; not ( C_H , C_L ) ; nand ( Y0_L , C_L , B_L , A_L , G ) ; nand ( Y1_L , C_L , B_L , A_H , G ) ; nand ( Y2_L , C_L , B_H , A_L , G ) ; nand ( Y3_L , C_L , B_H , A_H , G ) ; nand ( Y4_L , C_H , B_L , A_L , G ) ; nand ( Y5_L , C_H , B_L , A_H , G ) ; nand ( Y6_L , C_H , B_H , A_L

7、 , G ) ; nand ( Y7_L , C_H , B_H , A_H , G ) ; endmodule 2仿真測試代碼/ Add stimulus hereG1 = 0 ;G2A_L = 1'bx ;G2B_L = 1'bx ;C = 1'bx ;B = 1'bx ;A = 1'bx ;#100 ;G1 = 1'bx ;G2A_L = 1 ;G2B_L = 1'bx ;C = 1'bx ;B = 1'bx ;A = 1'bx ;#100 ;G1 = 1'bx ;G2A_L = 1'bx ;

8、G2B_L = 1 ;C = 1'bx ;B = 1'bx ;A = 1'bx ;#100 ;G1 = 1 ;G2A_L = 0 ;G2B_L = 0 ;C = 0 ;B = 0 ;A = 0 ;#100 ;G1 = 1 ;G2A_L = 0 ;G2B_L = 0 ;C = 0 ;B = 0 ;A = 1 ;#100 ;G1 = 1 ;G2A_L = 0 ;G2B_L = 0 ;C = 0 ;B = 1 ;A = 0 ;#100 ;G1 = 1 ;G2A_L = 0 ;G2B_L = 0 ;C = 0 ;B = 1 ;A = 1 ;#100 ;G1 = 1 ;G2A_L

9、 = 0 ;G2B_L = 0 ;C = 1 ;B = 0 ;A = 0 ;#100 ;G1 = 1 ;G2A_L = 0 ;G2B_L = 0 ;C = 1 ;B = 0 ;A = 1 ;#100 ;G1 = 1 ;G2A_L = 0 ;G2B_L = 0 ;C = 1 ;B = 1 ;A = 0 ;#100 ;G1 = 1 ;G2A_L = 0 ;G2B_L = 0 ;C = 1 ;B = 1 ;A = 1 ;仿真結(jié)果如下圖所示。圖4 譯碼器的仿真結(jié)果3譯碼器在Nexys3開發(fā)板上的約束文件#SwitchNET A LOC= T10;NET B LOC= T9;NET C LOC= V9;

10、NET G2B_L LOC = M8 ;NET G2A_L LOC = N8 ;NET G1 LOC = U8 ;#LedNET Y0_L LOC=U16;NET Y1_L LOC=V16;NET Y2_L LOC=U15;NET Y3_L LOC=V15;NET Y4_L LOC=M11;NET Y5_L LOC=N11;NET Y6_L LOC=R11;NET Y7_L LOC=T11;44位并行加法器的代碼module Adder_4Bit(A3,A2,A1,A0, B3,B2,B1,B0, C0, C4,S3,S2,S1,S0 ); input A3,A2,A1,A0 ; input

11、B3,B2,B1,B0 ; input C0 ; output C4,S3,S2,S1,S0 ; wire g3_L , p3_L , g2_L , p2_L , g1_L , p1_L , go_L , p0_L ; wire c0_L ; wire w1,w2,w3,w4,w5,w6,w7,w8,w9,w10,w11,w12,w13,w14 ; wire hs3, c3 , hs2, c2 , hs1, c1, hs0, c0 ; nand ( g3_L , A3 , B3 ) ; nor ( p3_L , A3 , B3 ) ; nand ( g2_L , A2 , B2 ) ; nor

12、 ( p2_L , A2 , B2 ) ; nand ( g1_L , A1 , B1 ) ; nor ( p1_L , A1 , B1 ) ; nand ( g0_L , A0 , B0 ) ; nor ( p0_L , A0 , B0 ) ; not ( c0_L , C0 ) ; not ( w1 , p3_L ) ; nand ( w2 , p2_L , g3_L ) ; nand ( w3 , p1_L , g3_L , g2_L ) ; nand ( w4 , p0_L , g3_L , g2_L , g1_L ) ; nand ( w5 , g3_L , g2_L , g1_L

13、, g0_L , c0_L ) ; and ( C4 , w1 , w2 , w3 , w4 , w5 ) ; and ( hs3 , g3_L , p3_L ) ; not ( w6 , p2_L ) ; nand ( w7 , p1_L , g2_L ) ; nand ( w8 , p0_L , g2_L , g1_L ) ; nand ( w9 , g2_L , g1_L , g0_L , c0_L ) ; and ( c3 , w6 , w7 , w8 , w9 ); xor ( S3 , hs3 , c3 ) ; and ( hs2 , g2_L , p2_L ) ; not ( w

14、10 , p1_L ) ; nand ( w11 , p0_L , g1_L ) ; nand ( w12 , g1_L , g0_L , c0_L ) ; and ( c2 , w10 , w11 , w12 ) ; xor ( S2 , hs2 , c2 ) ; and ( hs1 , g1_L , p1_L ) ; not ( w13 , p0_L ) ; nand ( w14 , g0_L , c0_L ) ; and ( c1 , w13 , w14 ) ; xor ( S1 , hs1 , c1 ) ; and ( hs0 , g0_L , p0_L ) ; not ( c0 ,

15、c0_L ) ; xor ( S0 , hs0 , c0 ) ; endmodule5加法器的仿真測試代碼#100 ;C0 = 1;#100 ;C0 = 0;B3 = 1 ;B2 = 1 ;B1 = 1 ;B0 = 1 ; #100 ;A3 = 1 ;A2 = 1 ;A1 = 1 ;A0 = 1 ; #100 ; C0 = 1 ;仿真結(jié)果如下圖所示。圖5 加法器的仿真結(jié)果6加法器在Nexys3開發(fā)板上的約束文件#SwitchNET B0 LOC= T10; #SW0NET B1 LOC= T9; #SW1NET B2 LOC= V9; #SW2NET B3 LOC= M8; #SW3NET A

16、0 LOC= N8; #SW4NET A1 LOC= U8; #SW5NET A2 LOC= V8; #SW6NET A3 LOC= T5; #SW7#LedNET S0 LOC=U16; #LD0NET S1 LOC=V16; #LD1NET S2 LOC=U15; #LD2NET S3 LOC=V15; #LD3NET C4 LOC=M11; #LD4#ButtonNet C0 Loc= B8; #BTN07數(shù)據(jù)選擇器的代碼module mux_2in4bit( input EN_L , S , input4:1 D0 , D1 , output4:1 Y ); wire w0 , w1

17、, w2 , w3 , w4 , w5 , w6 , w7 , w8 , w9 ; wire S_L ; not ( S_L , S ) ; nor ( w0 , EN_L , S ) ; nor ( w1 , EN_L , S_L ) ; and ( w2 , D01 , w0 ) ; and ( w3 , D11 , w1 ) ; and ( w4 , D02 , w0 ) ; and ( w5 , D12 , w1 ) ; and ( w6 , D03 , w0 ) ; and ( w7 , D13 , w1 ) ; and ( w8 , D04 , w0 ) ; and ( w9 ,

18、D14 , w1 ) ; or ( Y1 , w2 , w3 ) ; or ( Y2 , w4 , w5 ) ; or ( Y3 , w6 , w7 ) ; or ( Y4 , w8 , w9 ) ; endmodule8. 數(shù)據(jù)選擇器的仿真測試代碼/ Add stimulus here EN_L = 1 ;S = 1'bx ;#100 ;EN_L = 0 ;S = 0 ;D0 = 4'b0101 ;#100 ;EN_L = 0 ;S = 1 ;D1 = 4'b1010 ;仿真結(jié)果如下圖所示。圖6 數(shù)據(jù)選擇器的仿真結(jié)果9數(shù)據(jù)選擇器在Nexys3開發(fā)板上的約束文件#SwitchNET D01 LOC= T10; #SW0NE