計(jì)算機(jī)組成原理2002秋答案

1、哈工大20022003學(xué)年 秋 季學(xué)期 計(jì)算機(jī)組成原理 試 題 答 案一、填空（12分）1127；1/512；-1/512-1/32768；-128。2基地址；偏移量；偏移量；基地址。3訪存沖突；相關(guān)問(wèn)題。4300ns；310ns。5指令周期；機(jī)器周期；時(shí)鐘周期；機(jī)器周期和時(shí)鐘周期。二、名詞解釋(8分)1微程序控制答：采用與存儲(chǔ)程序類似的方法來(lái)解決微操作命令序列的形成，將一條機(jī)器指令編寫成一個(gè)微程序，每一個(gè)微程序包含若干條微指令，每一條指令包含一個(gè)或多個(gè)微操作命令。2存儲(chǔ)器帶寬答：每秒從存儲(chǔ)器進(jìn)出信息的最大數(shù)量，單位可以用字/秒或字節(jié)/秒或位/秒來(lái)表示。3RISC答：RISC是精簡(jiǎn)指令系統(tǒng)計(jì)算

2、機(jī)，通過(guò)有限的指令條數(shù)簡(jiǎn)化處理器設(shè)計(jì)，已達(dá)到提高系統(tǒng)執(zhí)行速度的目的。4中斷隱指令及功能答：中斷隱指令是在機(jī)器指令系統(tǒng)中沒(méi)有的指令，它是CPU在中斷周期內(nèi)由硬件自動(dòng)完成的一條指令，其功能包括保護(hù)程序斷點(diǎn)、尋找中斷服務(wù)程序的入口地址、關(guān)中斷等功能。三、簡(jiǎn)答（18分）1答：總線在完成一次傳輸周期時(shí)，可分為四個(gè)階段：· 申請(qǐng)分配階段：由需要使用總線的主模塊（或主設(shè)備）提出申請(qǐng)，經(jīng)總線仲裁機(jī)構(gòu)決定下一傳輸周期的總線使用權(quán)授于某一申請(qǐng)者；· 尋址階段：取得了使用權(quán)的主模塊，通過(guò)總線發(fā)出本次打算訪問(wèn)的從模塊（或從設(shè)備）的存儲(chǔ)地址或設(shè)備地址及有關(guān)命令，啟動(dòng)參與本次傳輸?shù)膹哪K；·

3、 傳數(shù)階段：主模塊和從模塊進(jìn)行數(shù)據(jù)交換，數(shù)據(jù)由源模塊發(fā)出經(jīng)數(shù)據(jù)總線流入目的模塊；· 結(jié)束階段：主模塊的有關(guān)信息均從系統(tǒng)總線上撤除，讓出總線使用權(quán)。2答：（1）若Cache采用直接相聯(lián)映像：字塊中含64個(gè)字節(jié)，字塊的位數(shù)為b=6。Cache中含有256個(gè)字塊，所以字塊地址位數(shù)c=8。主存容量為1M字節(jié)，總位數(shù)為20。主存字塊標(biāo)記位數(shù)t=6。（2）若Cache采用四路組相聯(lián)映像，字塊中含64個(gè)字節(jié)，字塊的位數(shù)為b=6。Cache中含有256個(gè)字塊，每組含有4個(gè)字塊，所以組地址位數(shù)q=6。主存容量為1M字節(jié)，總位數(shù)為20。主存字塊標(biāo)記位數(shù)t=8。3答：設(shè)屏蔽位為“1”時(shí)表示對(duì)應(yīng)的中斷源被屏

4、蔽，屏蔽字排列如下：中斷源屏蔽字0 1 2 3 4L0L1L2L3L4 1 1 0 0 0 0 1 0 0 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 14答：（1）指令字長(zhǎng)16位，操作碼為7位，尋址特征位2位，地址碼7位；（2）27；（3）216；（4）-64 +63四、（6分）答：被加數(shù)為0,101;0.100100，x補(bǔ) = 00,101; 00.100100加數(shù)為0,100;1.010100，y補(bǔ) = 00,100; 11.010100（1）對(duì)階：j補(bǔ) = jx補(bǔ)- jy補(bǔ) = 00,101 + 11,100 = 00,001即j = 1，則y的尾數(shù)向右移一位，階碼相應(yīng)

5、加1，即y補(bǔ)= 00,101; 11.101010 求和 += +Sy補(bǔ) = 00.100100 + 11.101010 = 00.001110即 x+y補(bǔ) = 00,101; 00.001110尾數(shù)出現(xiàn)“00.0”，需左規(guī)。 規(guī)格化 左規(guī)后得 x+y補(bǔ) = 00,011; 00.111000x+y補(bǔ) = 00,011; 00.111000五、（8分）答：DMA方式接口電路的基本組成框圖如下：以數(shù)據(jù)輸入為例，具體操作如下： 從設(shè)備讀入一個(gè)字到 DMA 的數(shù)據(jù)緩沖寄存器 BR 中，表示數(shù)據(jù)緩沖寄存器“滿”（如果I/O 設(shè)備是面向字符的，則一次讀入一個(gè)字節(jié)，組裝成一個(gè)字）； 設(shè)備向DMA接口發(fā)請(qǐng)求

6、（DREQ）； DMA接口向CPU申請(qǐng)總線控制權(quán)（HRQ）； CPU發(fā)回HLDA信號(hào)，表示允許將總線控制權(quán)交給DMA接口； 將DMA主存地址寄存器中的主存地址送地址總線； 通知設(shè)備已被授予一個(gè) DMA 周期（DACK），并為交換下一個(gè)字做準(zhǔn)備； 將DMA數(shù)據(jù)緩沖寄存器的內(nèi)容送數(shù)據(jù)總線； 命令存儲(chǔ)器作寫操作； 修改主存地址和字計(jì)數(shù)值； 判斷數(shù)據(jù)塊是否傳送結(jié)束，若未結(jié)束，則繼續(xù)傳送；若己結(jié)束，（字計(jì)數(shù)器溢出），則向CPU申請(qǐng)程序中斷，標(biāo)志數(shù)據(jù)塊傳送結(jié)束。六、（10分）答：地址空間描述如下：ROM對(duì)應(yīng)的空間：11111111111111111111000000000000RAM對(duì)應(yīng)的空間：11101

7、111111111111110100000000000選擇ROM芯片為2K×8位的兩片，RAM芯片為2K×4位的兩片ROM芯片1：11111111111111111111100000000000ROM芯片2：11110111111111111111000000000000RAM芯片1、2：（位擴(kuò)展）11101111111111111110100000000000CPU與存儲(chǔ)器連接圖見下頁(yè)：七、（10分）答：組合邏輯設(shè)計(jì)的微操作命令：取指：T0：PC MAR，1 RT1：MMAR MDR, PC+1 PCT2：MDR IR, OPIR ID執(zhí)行：T0：SP MAR, 1 RT

8、1：MMAR MDRT2：MDR PC, SP+1 SP微程序設(shè)計(jì)的微操作命令：取指微程序：T0：PC MAR, 1 RT1：AdCMIR CMART2：MMAR MDR, PC+1 PCT3：AdCMDR CMART4：MDR IR, OPIR 微操作形成部件T5：OPIR CMAR中斷返回微程序：T0：SP MART1：AdCMDR CMART2：MMAR MDRT3：AdCMDR CMART4：MDR PC, SP+1 SPT5：AdCMDR CMAR八、（8分）答：針對(duì)存儲(chǔ)器，可以采用Cache-主存層次的設(shè)計(jì)和管理提高整機(jī)的速度；針對(duì)存儲(chǔ)器，可以采用多體并行結(jié)構(gòu)提高整機(jī)的速度；針對(duì)控

9、制器，可以通過(guò)指令流水設(shè)計(jì)技術(shù)提高整機(jī)的速度；針對(duì)控制器，可以通過(guò)超標(biāo)量設(shè)計(jì)技術(shù)提高整機(jī)的速度；針對(duì)運(yùn)算器，可以對(duì)運(yùn)算方法加以改進(jìn)，如兩位乘，或用快速進(jìn)位鏈；針對(duì)I/O系統(tǒng)，可以運(yùn)用DMA技術(shù)不中斷現(xiàn)行程序，提高CPU的效率。哈工大 2003 年 秋 季學(xué)期班號(hào)姓名計(jì)算機(jī)組成原理 試 題題號(hào)一二三四五六七八九十總分分?jǐn)?shù)一、 填空題（24分）1DMA的數(shù)據(jù)塊傳送可分為 、 和 階段。2設(shè) n = 16 （不包括符號(hào)位），機(jī)器完成一次加和移位各需100ns，則原碼一位乘最多需 ns,補(bǔ)碼Booth算法最多需 ns。3設(shè)相對(duì)尋址的轉(zhuǎn)移指令占2個(gè)字節(jié)，第一字節(jié)為操作碼，第二字節(jié)是位移量（用補(bǔ)碼表示），

10、每當(dāng)CPU從存儲(chǔ)器取出一個(gè)字節(jié)時(shí)，即自動(dòng)完成（pc）+ 1 pc。設(shè)當(dāng)前指令地址為3008H，要求轉(zhuǎn)移到300FH，則該轉(zhuǎn)移指令第二字節(jié)的內(nèi)容應(yīng)為 。若當(dāng)前指令地址為300FH，要求轉(zhuǎn)移到3004H，則該轉(zhuǎn)移指令第二字節(jié)的內(nèi)容為 。4設(shè)浮點(diǎn)數(shù)階碼為8位（含1位階符），用移碼表示，尾數(shù)為24位（含1位數(shù)符），用補(bǔ)碼規(guī)格化表示，則對(duì)應(yīng)其最大正數(shù)的機(jī)器數(shù)形式為 ，真值為 （十進(jìn)制表示）；對(duì)應(yīng)其絕對(duì)值最小負(fù)數(shù)的機(jī)器數(shù)形式為 ，真值為 （十進(jìn)制表示）。 5利用 指令進(jìn)行輸入輸出操作的I/O編址方式為統(tǒng)一編址。第 1 頁(yè) （共 7 頁(yè)）試 題：計(jì)算機(jī)組成原理 班號(hào)： 姓名：6一個(gè)組相聯(lián)映像的Cache，有

11、128塊，每組4塊，主存共有16384塊，每塊64個(gè)字，則主存地址共 位，其中主存字塊標(biāo)記應(yīng)為 位，組地址應(yīng)為 位，Cache地址共 位。7 和 組成存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)。8在總線集中式判優(yōu)控制中， 方式對(duì)故障很敏感， 方式速度最快。對(duì)于同步通信而言，影響其效率的主要因素是 ，它一般用于 場(chǎng)合。二、解釋下列概念（20分）1機(jī)器周期和時(shí)鐘周期2周期挪用和向量地址3中斷隱指令及其功能4雙重分組跳躍進(jìn)位第 2 頁(yè) （共 7 頁(yè)）試 題：計(jì)算機(jī)組成原理 班號(hào)： 姓名：5水平型微指令6超標(biāo)量和超流水線三、（6分）已知x = 0.1001 y = 0.1101 計(jì)算 （機(jī)器數(shù)形式自定）。 第 3 頁(yè) （共

12、7 頁(yè)）試 題：計(jì)算機(jī)組成原理 班號(hào)： 姓名：四、（6分）某模型機(jī)共有64種操作，操作碼位數(shù)固定，且具有以下特點(diǎn)：（1） 采用一地址或二地址格式；（2） 有寄存器尋址、直接尋址和相對(duì)尋址（位移量為-128 127）三種尋址方式；（3） 有16個(gè)通用寄存器，算術(shù)運(yùn)算和邏輯運(yùn)算指令的操作數(shù)均在寄存器中，結(jié)果也在寄存器中；（4） 取數(shù)/存數(shù)指令在通用寄存器和存儲(chǔ)器之間傳送；（5） 存儲(chǔ)器容量為1MB、按字節(jié)編址。要求設(shè)計(jì)：算邏指令，取數(shù)/存數(shù)指令和相對(duì)轉(zhuǎn)移指令的格式，并簡(jiǎn)述理由。 第 4 頁(yè) （共 7 頁(yè)）試 題：計(jì)算機(jī)組成原理 班號(hào)： 姓名：138譯碼器五（10分）設(shè)CPU共有16根地址線，8根數(shù)

13、據(jù)線，并用IO/ M作訪存控制信號(hào)，用R/W作讀寫命令信號(hào)，現(xiàn)有下列存儲(chǔ)芯片及138譯碼器和各種門電路（自定）。RAM 2K×8位， 4K×4位， 8K×8位ROM 2K×8位， 4K×8位， 8K×8位 畫出CPU與存儲(chǔ)器的連接圖，要求（1） 最小8K地址空間為系統(tǒng)程序區(qū)，與其相鄰的4K地址空間為用戶程序區(qū)；（2） 合理選用上述存儲(chǔ)芯片，并寫出每片存儲(chǔ)芯片的地址范圍；（3） 詳細(xì)畫出存儲(chǔ)芯片的片選邏輯。第 5 頁(yè) （共 7 頁(yè)）試 題：計(jì)算機(jī)組成原理 班號(hào)： 姓名：第 6 頁(yè) （共 7 頁(yè)）試 題：計(jì)算機(jī)組成原理 班號(hào)： 姓名：六、

14、（14分）（1）畫出主機(jī)框圖（要求畫到寄存器級(jí)）； （2）若存儲(chǔ)器容量為64K×32位，指出圖中各寄存器的位數(shù)； （3）寫出組合邏輯控制器完成 STA X （X為主存地址）指令發(fā)出的全部微操作命令及節(jié)拍安排； （4）若采用微程序控制，還需增加哪些微操作？哈工大20032004學(xué)年 秋 季學(xué)期 計(jì)算機(jī)組成原理 試 題 答 案一、填空（24分）1預(yù)處理；數(shù)據(jù)傳送；后處理。23200；3300。305H；F3H。41,1111111;0.111（23個(gè)1）；2127(1-2-23)；0,0000000;1.011（22個(gè)1）；-2-128(2-1+2-23)。5訪存。620；9；5；13。

15、7Cache-主存；主存-輔存。8鏈?zhǔn)讲樵?；?dú)立請(qǐng)求；以最慢速度的部件設(shè)計(jì)公共時(shí)鐘；各部件存取時(shí)間比較一致的。二、名詞解釋(20分)1機(jī)器周期和時(shí)鐘周期答：機(jī)器周期：基準(zhǔn)，存取周期。時(shí)鐘周期：節(jié)拍，時(shí)鐘頻率的倒數(shù)，機(jī)器基本操作的最小單位。2周期挪用和向量地址答：周期挪用：DMA方式中由DMA接口向CPU申請(qǐng)占用總線，占用一個(gè)存取周期。向量地址：中斷方式中由硬件產(chǎn)生向量地址，可由向量地址找到入口地址。3中斷隱指令及其功能答：中斷隱指令是在機(jī)器指令系統(tǒng)中沒(méi)有的指令，它是CPU在中斷周期內(nèi)由硬件自動(dòng)完成的一條指令，其功能包括保護(hù)程序斷點(diǎn)、尋找中斷服務(wù)程序的入口地址、關(guān)中斷等功能。4雙重分組跳躍進(jìn)位答

16、：n位全加器分成若干大組，大組內(nèi)又分成若干小組，大組中小組的最高進(jìn)位同時(shí)產(chǎn)生，大組與大組間的進(jìn)位串行傳送。5水平型微指令答：水平型微指令的特點(diǎn)是一次能定義并執(zhí)行多個(gè)并行操作的微命令。從編碼方式看，直接編碼、字段直接編碼、字段間接編碼以及直接編碼和字段直接和間接混合編碼都屬水平型微指令。其中直接編碼速度最快，字段編碼要經(jīng)過(guò)譯碼，故速度受影響。6超標(biāo)量和超流水線答：超標(biāo)量（Super scalar）技術(shù)是指在每個(gè)時(shí)鐘周期內(nèi)可同時(shí)并發(fā)多條獨(dú)立指令，即以并行操作方式將兩條或兩條以上指令編譯并執(zhí)行，在一個(gè)時(shí)鐘周期內(nèi)需要多個(gè)功能部件。超流水線（Super pipe lining）技術(shù)是將一些流水線寄存器插

17、入到流水線段中，好比將流水線再分道，提高了原來(lái)流水線的速度，在一個(gè)時(shí)鐘周期內(nèi)一個(gè)功能部件被使用多次。三、計(jì)算題（6分）X補(bǔ)=0.1001，Y補(bǔ)=1.0011，X/Y補(bǔ)=10101，X/Y= 0.1011，-Y補(bǔ)=0.1101，補(bǔ)碼：0.1001+1.00111.110011.10001 +0.11010.0101100.101010 +1.00111.11011011.1010101 +0.11010.011110100.111010101原碼：X原=0.1001，Y原=1.1101，0.1001+1.00111.110001.10000 +0.11010.0101010.101001 +1.00111.11010101.1010010 +0.11010.011101010.11100101 +1.00110.000101011四、（6分）答：6244算邏指令OP尋址RR628相對(duì)轉(zhuǎn)移指令OP尋址相對(duì)位移量-1281276244取數(shù)/存數(shù)指令雙字長(zhǎng)指令直接尋址20位地址OP尋址RR16五、（10分）答：A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A000000000000