海文考研819數(shù)字電路邏輯設計強化課程—講義

1、 819數(shù)字電路邏輯設計 強化課程講義 安徽大學819 數(shù)字電路邏輯設計（強化課程內(nèi)部講義）海文考研專業(yè)課教研中心97海文考研專業(yè)課頻道 目錄第一部分 序言2第二部分 初試科目各章節(jié)知識點深度剖析4數(shù)字電路邏輯設計4第一章 緒論41.1本章知識點串講41.2本章重難點總結51.3本章典型題庫7第二章 邏輯函數(shù)及其化簡72.1本章知識點串講72.2本章重難點總結92.3本章典型題庫13第三章 集成邏輯門203.1本章知識點串講203.2本章重難點總結223.3本章典型題庫24第四章 組合邏輯電路254.1本章知識點串講254.2本章重難點總結314.3本章典型題庫39第五章 集成觸發(fā)器505.1

2、本章知識點串講505.2本章重難點總結555.3本章典型題庫56第六章 時序邏輯電路586.1本章知識點串講586.2本章重難點總結626.3本章典型題庫74第七章 半導體存儲器877.1本章知識點串講877.2本章典型題庫91第八章 可編程邏輯器件918.1本章知識點串講918.2本章典型題庫92第九章 脈沖單元電路939.1本章知識點串講93第十章 模數(shù)轉換器和數(shù)模轉換器9510.1本章知識點串講95第一部分 序言為了更好的發(fā)揮本強化課程講義和配套的強化課程對專業(yè)課復習的指導作用，提高考研同學專業(yè)課的復習效率，請認真閱讀以下三點說明：一、非統(tǒng)考專業(yè)課命題的總體特征統(tǒng)考專業(yè)課有教育部統(tǒng)一頒發(fā)

3、的考試大綱，但非統(tǒng)考專業(yè)課教育部沒有制定相應科目的考試大綱，是不是說非統(tǒng)考專業(yè)課的命題就沒有可參考的官方權威依據(jù)了呢？不是，根據(jù)教育部關于招收攻讀碩士學位研究生統(tǒng)一入學考試初試自命題工作的指導意見（試行），該指導意見中對非統(tǒng)考專業(yè)課命題工作做了非常細致的要求，是我們解析非統(tǒng)考專業(yè)課命題原則的政策依據(jù)。下面，我們解讀其中和考研專業(yè)課命題和考試最為相關的內(nèi)容，以饗考生。意見中指出，專業(yè)課的考試內(nèi)容“應結合大學本科和碩士研究生培養(yǎng)目標確定，以進入研究生學習必備的專業(yè)基礎知識、基本理論和基本技能為考查重點，突出考查分析問題及解決問題的能力。各考試科目應涵蓋三門以上本科階段主干專業(yè)基礎課程”。由此可見，

4、非統(tǒng)考專業(yè)課的考查范圍既涉及學科的基礎知識、基本理論和技能，更突出考查學生的分析問題及解決問題的能力。這樣設計考試內(nèi)容的目的，該意見中明確表明是為了“使本學科專業(yè)的優(yōu)秀本科畢業(yè)生獲得及格或及格以上的成績”，也就是為了保證研究生選拔的質(zhì)量。因而，在試卷結構設計上，為了拉開區(qū)分度，試卷結構會按照學科專業(yè)特點，設計多種題型、一定比例的題量和不同層級的難度。對考生來說，需要明確知道該科目考試的題型種類、題量比例、各題型做題時間分配比例。此外，更為重要的，從學科知識點上來說，考生更需要掌握學科知識的基本點、重點、難點、高頻考點，以及實際解決問題的綜合能力。二、如何高效發(fā)揮強化課程的指導作用經(jīng)過基礎階段專

5、業(yè)課的學習，考生應該對考研的基本信息有了比較清楚的認識，更重要的是，考生對專業(yè)課各科目的原理、公式、概念等學科核心基礎知識應該有了一定程度的記憶、理解和掌握。并且，也已經(jīng)厘清學科各章節(jié)知識點之間的邏輯脈絡，建立起了系統(tǒng)、整體性的學科結構和知識框架脈絡。換言之，只有考生在趨近或部分超過該水平的狀態(tài)下，強化課程才能發(fā)揮更好的指導作用。如何最高效發(fā)揮強化課程的指導作用？這就需要考生明確的是，該強化課程、講義和手頭其他復習材料只能作為強化指導材料，核心研讀的學習材料依舊是研招單位指定或默認的參考書、真題，只有通過多遍研讀教材，結合強化課程的講授，才能構建起完整的專業(yè)課知識體系，透徹理解專業(yè)課的內(nèi)在知識

6、邏輯結構，并在精細研究歷年真題之后，對重要的知識點達到理解、記憶、掌握和應用，這樣，才能真正達到考研強化復習的目的，最終達到目標院校目標專業(yè)碩士研究生入學考試的水平和選拔標準。三、強化課程授課內(nèi)容與功能概述承繼專業(yè)課基礎階段的學習與邏輯，強化課程授課內(nèi)容從總體上來說，是以歷年真題和碩士點內(nèi)部政策體現(xiàn)出來的專業(yè)課命題趨勢、特點和考測邏輯為脈絡，分級解析學科重點、難點和高頻考點，并通過真題和典型題目詳解使考生從重難點知識掌握到答題技巧得以全面強化，幫助考生高效構建應試系統(tǒng)框架和提升應試能力。為達到以上功能，該強化課程首先對目標院校及目標專業(yè)的初試科目進行深度解析，梳理出有效復習與考核范圍；第二，對

7、考生在強化階段專業(yè)課的復習提供了指導意見，結合公共課的復習狀態(tài)，從專業(yè)課的學習內(nèi)容到學習進程管理，都提出了合理的學習規(guī)劃方案；第三，通過初試科目各章節(jié)知識點深度剖析、重難點總結和典型題練習，梳理出了學科相應的重點、難點、?？贾R點，并通過配套練習，幫助考生全面構建、理解、掌握和運用專業(yè)課的知識體系和邏輯結構。第四，通過對真題的回顧、練習、比較、解析，以及將真題中考察的知識點回歸至教材的分析中，我們可以得出真題的題型結構、題量比例、考查知識點出處、頻次、考查知識點難度分級等對考生至關重要的復習備考指導信息。第二部分 初試科目各章節(jié)知識點深度剖析數(shù)字電路邏輯設計本書總計包括11個章節(jié)，歷年考試大綱

8、規(guī)定章節(jié)有9章，其中重點章節(jié)是第2章、4章、5章和6章。其中第2章是整個數(shù)字邏輯電路的基礎，主要包括基本的邏輯概念、邏輯運算、邏輯代數(shù)及邏輯函數(shù)的化簡；第四章介紹組合邏輯電路的基本概念、特點及其分析設計方法；第5章介紹觸發(fā)器的基本知識，也是最簡單的時序邏輯電路，是第6章時序邏輯電路的基礎。第6章主要介紹時序邏輯電路的組成原理及分析設計方法。這四個重點章節(jié)需要占到整個復習計劃50%以上的時間。建議復習的時候將這四章聯(lián)系在一起復習，中間的第三章待復習完這四章后再回頭來復習。另外第3、7、8三章不必所有內(nèi)容都要求掌握，只需掌握與考試相關的內(nèi)容即可，這樣更有利于節(jié)約大家的復習時間，提高復習效率。第一章

9、 緒論本章節(jié)包括4個知識點，數(shù)字信號、數(shù)值及其轉換、常用的二-十進制代碼（BCD碼）及算術運算與二值邏輯運算。其中必須掌握的知識點是3個，數(shù)制及其轉換、BCD碼（8421碼、余3碼、5421碼等）和二值邏輯運算。在復習過程中，首先通過熟悉教材內(nèi)容了解知識點，然后通過理解并分析例題，做到了解例題是怎么解題的，為什么這么解，解題時用到了哪些知識點，遇到同類題目應該如何應對。最后再通過本講義如下內(nèi)容對應的例題，從分析、解題、易錯點到布置作業(yè)，完成相應知識點的掌握過程。1.1本章知識點串講【知識點1】數(shù)字信號數(shù)字信號是在時間和數(shù)量上都不連續(xù)的信號。在數(shù)字電路中采用只有0、1兩種數(shù)值組成的數(shù)字信號。數(shù)字

10、信號類型分為電位型（不歸0型）和脈沖型（歸0型）?！局R點2】數(shù)制及其轉換1. 數(shù)制三要素：基數(shù)、數(shù)符（數(shù)碼）、位權例如：十進制的；其中5是數(shù)符，十進制的話數(shù)符a可以是0，1，9；10是基數(shù)，R進制基數(shù)就為R。位權值從左到右分別為100，10，1.2. 數(shù)的按位權展開一個R進制的數(shù)按位權展開：，系數(shù)數(shù)符：0，1，R-1；特別的16進制，系數(shù)數(shù)符：0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F。3. 將R進制轉換成十進制方法：將R進制按位權展開，再按十進制運算規(guī)則運算，即可得到十進制數(shù)。4. 將十進制數(shù)轉換成R進制數(shù)方法：將整數(shù)部分與小數(shù)部分分別進行轉換。整數(shù)部分：將十進制整數(shù)除

11、以R，余數(shù)作為R進制數(shù)的最低位，然后將商除以R，余數(shù)作為次低位；重復以上步驟，記下余數(shù)，直至最后商為0，最后的余數(shù)作為R進制的最高位。小數(shù)部分：將小數(shù)部分逐次乘以R，取乘積的整數(shù)部分作為R進制的各有關數(shù)位，乘積的小數(shù)部分繼續(xù)乘以R，直至最后乘積為0或達到一定的精度為止。5. 二進制、八進制、十六進制之間的轉換以小數(shù)點為界，往左及往右轉換。1位八進制數(shù)可以轉換成3位二進制數(shù)，反之3位二進制數(shù)可以寫成1位八進制數(shù)；1位十六進制數(shù)可以轉換成4位二進制數(shù)，反之4位二進制數(shù)可以寫成1位十六進制數(shù)。另外利用八進制數(shù)和十六進制數(shù)與二進制數(shù)之間的這種關系，不難實現(xiàn)八進制與十六進制數(shù)之間的轉換。例如：. 【知識

12、點3】常用的二-十進制代碼（BCD碼）二-十進制代碼：采用二進制碼表示一個十進制數(shù)的代碼，即BCD碼。常用的BCD碼（8421碼、余3碼、5421碼、余3循環(huán)碼等）?！局R點4】算術運算與邏輯運算當兩個二進制數(shù)碼表示數(shù)量大小時，他們可以進行數(shù)值運算，稱為算術運算。二進制數(shù)的算術運算與十進制的算術運算基本相同?！胺甓M一”、“借一當二”。二進制算術運算：1+1=10B，此處的“+”表示“算術加”。二值邏輯運算：1+1=1；此處的“+”表示邏輯或。1.2本章重難點總結1.2.1重難點知識點總結本章重點為常用數(shù)制之間的相互轉換。1.2.2本章重難點例題講解【例題1】將十進制數(shù)轉換成二進制數(shù)。解析：由

13、于二進制數(shù)基數(shù)為2，所以逐次除以2取其余數(shù)（0或1）： 商 余數(shù) .1 .0 .1 .0 .10 .1所以 易錯點：將10進制數(shù)逐次除以2，記錄所得的余數(shù)。并不是將余數(shù)順序組合起來就是我們所要的二進制數(shù)值，需要將最后一個余數(shù)作為最高位，第一個作為最低位，倒序排列?！纠}2】將八進制數(shù)轉換成十進制數(shù)。解析：將八進制數(shù)轉換成十進制數(shù)，很簡單，只需要將八進制數(shù)值按位權展開即可。本例中，基數(shù)為8，其展開式為：易錯點：本類題型主要是各位的位權不要弄錯，即以小數(shù)點為界，往左起分別為，。往右起位權分別為。另外，計算時需仔細?！纠}3】解析：1.3本章典型題庫1.3.1作業(yè)填空1. 兩個8位二進制數(shù)10101

14、011和01001011進行邏輯加的結果為 。2. 十六進制數(shù)AB.CH對應的十進制數(shù)字是 。3. 已知一個帶符號整數(shù)的補碼由兩個1和六個0組成，則該補碼能夠表示的最小整數(shù)是 。4. 二進制數(shù)10111000和11001010進行邏輯“與”運算，結果再與10100110進行邏輯“或”運算，最終結果的十六進制形式為（）。 5Pentium處理器中的一個16位帶符號整數(shù)，如果它的十六進制表示為FEDCH，那么它的十進制值為（ -292）。5. 對兩個邏輯值1施行邏輯加操作的結果是 。6. .若A=1100，B=0010，A與B運算的結果是1110，則其運算可以是算術加，也可以是邏輯 1.3.2作業(yè)

15、答案1. 11101011 2. 171.75 3. -127 4. 10101110 5. 1 6. 加 。第二章 邏輯函數(shù)及其化簡2.1本章知識點串講【知識點1】二值邏輯代數(shù)的基本邏輯運算二值邏輯：二值邏輯中，每個變量只能取兩種邏輯值：0和1，它代表兩種對立的邏輯狀態(tài)。二值邏輯代數(shù)的基本邏輯運算是與、或、非?；蜻\算（邏輯加）：，、只要有一個為1，則為1；全為0時，為0.與運算（邏輯乘）：，、只有同時為1，才為1；否則為0.非運算（邏輯非）：，0則出1；1則出0.【知識點2】復合邏輯運算復合運算名稱和表達式與非或非與或非數(shù)值運算口訣有0出1全1出0有1出0全0出1與項有1出0與項全0出1特殊

16、用法【知識點3】同或邏輯與異或邏輯同或邏輯與異或邏輯是只有兩個輸入變量的函數(shù)。只有當兩個輸入變量和的值相同時，輸出才為1，否則為0，這種邏輯關系稱為同或。記為：只有當兩個輸入變量和的取值相異時，輸出才為1，否則為0，這種邏輯關系稱為異或。記為：【知識點4】邏輯函數(shù)相等假設，為變量的邏輯函數(shù)，為變量的另一邏輯函數(shù)，如果對應于的任一組狀態(tài)組合，和的值都相同，則稱和是等值的，或者說和相等，記作。如果，那么他們就應該有相同的真值表?！局R點5】三個規(guī)則1.代入規(guī)則：任何一個含有變量的地方都代之以一個邏輯函數(shù)，則等式任然成立。2.反演規(guī)則：設是一個邏輯函數(shù)表達式，如果將中所有的“”換成“+”，所有的“+

17、” 換成“”；所有的常量換成常量，所有的常量換成常量；所有的原變量換成反變量，所有的反變量換成原變量，這樣所得到新的函數(shù)式就是。稱為原函數(shù)的反函數(shù)，或稱為補函數(shù)。3.對偶規(guī)則：設是一個邏輯函數(shù)表達式，如果將中所有的“”換成“+”，所有的“+” 換成“”；所有的常量換成常量，所有的常量換成常量；就得到一個新的函數(shù)表達式，稱為的對偶式。如：。【知識點6】邏輯函數(shù)的標準形式最小項：每一個乘積項都包含全部的輸入變量，每個輸入變量或以原變量或以反變量形式在乘積中出現(xiàn)，并且僅僅出現(xiàn)一次。這種包含了全部輸入變量的乘積項稱為最小項。最小項表達式：全部有最小項相加而構成的與-或表達式稱為最小項表達式。最大項：最

18、大項是指這樣的和項，這個和項包含了全部變量，每個變量或以原變量的形式或以反變量的形式出現(xiàn)，并且僅僅出現(xiàn)一次。最大項表達式：全部由最大項相乘構成的邏輯函數(shù)表達式即為最大項表達式。它是邏輯函數(shù)或-與表達式的標準形式，又稱為標準或-與式?！局R點7】公式法化簡邏輯函數(shù)公式法就是運用邏輯代數(shù)的基本公式和常用公式化簡邏輯函數(shù)。1、合并項法常用的公式是將兩項合并為一項。2、吸收法常利用公式及，消除多余項。3、消去法常利用公式，消去多余因子。4、配項法為求得最簡結果，有時可以將某一乘積項以（），將一項展開為兩項，或利用公式增加項，再與其他乘積項進行合并化簡，以達到求得最簡結果的目的。【知識點8】卡諾圖法化簡

19、合并1格的簡易口訣：先圈孤立1，照顧稀疏1，合并相鄰1，畫圈盡量大，避免冗余圈。2.2本章重難點總結2.2.1重難點知識點總結本章的重點是邏輯函數(shù)的基本公式、基本定理和基本定律，常用公式，邏輯函數(shù)的真值表、表達式、卡諾圖表示法及其相互轉換，最小項、最大項的概念，邏輯函數(shù)公式法化簡和卡諾圖法化簡。2.2.2本章重難點例題講解【例題1】列出下述問題的真值表，并寫出描述該問題的邏輯函數(shù)表達式。有A、B、C三個輸入信號，當三個輸入信號中有兩個或兩個以上為高電平時，輸出高電平時，輸出高電平，其余情況均輸出低電平。解析：A、B、C三個輸入信號一共有八種可能的取值組合，即000、001、010、011、10

20、0、101、110、111.將這8種組合列于表的左邊部分。同時以取值1表示高電平，取值0表示低電平，則根據(jù)問題的要求，可得到如表2.1所示的真值表。表2.1 例2-1的真值表ABCP00000010010001111000101111011111由真值表可見，的輸入變量組合有四組，所以可寫出輸出P的“積之和”式為：同理，表2-1-13中的輸入組合有000、001、010、100四組，所以可以寫出輸出函數(shù)的“和之積”式為：易錯點：列真值表時需要細心，稍微不注意就可能導致輸出的值出錯，從而導致表達式出錯，即整個結果都錯。另外在寫寫出輸出函數(shù)的“和之積”式時，0對應原變量，1對應反變量，與我們習慣思

21、維相矛盾，容易出錯，做題時需要注意?！纠}2】已知等式，試證明將所有出現(xiàn)的地方代之以，等式仍然成立。解析：；所以等式成立。注意：在使用代入規(guī)則時，一定要把所有出現(xiàn)被代替變量的地方都代之以同一函數(shù)，否則不正確?！纠}3】求的反函數(shù)。解析：由反演法則，可得：反演規(guī)則實際上就是書上的反演律式（2-1-39）及式（2-1-39）的推廣?？梢杂梅囱菔郊捌渌仁酵瑯忧蟪?。如：易錯點：反演規(guī)則是將中所有的“”換成“+”，所有的“+” 換成“”；所有的常量換成常量，所有的常量換成常量；所有的原變量換成反變量，所有的反變量換成原變量，這樣所得到新的函數(shù)式就是。這里涉及到多次的對立變換，容易遺漏，做題時注意小心仔

22、細?！纠}4】將函數(shù)與或表達式轉換為其他形式。解析：（1）與非-與非式。將與或式兩次取反，利用摩根定律（反演律）可得：（2）與或非式。首先求出反函數(shù)然后再取反一次即得與或非表達式（3）或與式。將與或非式用摩根定律展開，即得或與表達式如下：（4）或非-或非式。將或非表達式兩次取反，用摩根定律展開一次得或非-或非表達式：不管是何種形式給出的邏輯函數(shù)，總可轉換成我們所需要的形式，用相應的邏輯門電路實現(xiàn)。由于“與或”形式物理意義明確，與真值表相對應，且人們對其相應的基本公式較為熟悉，一般情況下，函數(shù)均以“與或”形式給出。【例題5】將函數(shù)展開成最小項表達式。解析：這是一個包含4變量的函數(shù)?？梢园迅鱾€乘積

23、項所缺變量逐步補齊。或寫成若函數(shù)不是簡單的與-或表達式則先將其變換成與-或表達式，再展開成最小項表達式?！纠}6】化簡解析：易錯點：對于這一類的綜合型的邏輯函數(shù)化簡，切不可心急，有時候為了能夠快速完成化簡，往往希望在任何能夠實現(xiàn)化簡的地方同時進行化簡，這樣容易前后錯亂，導致解題出錯。解這類題時，希望養(yǎng)成良好的習慣，一步步進行化簡。2.3本章典型題庫2.3.1作業(yè)1.一位二進制加法電路，有3個輸入端A、B、C，它們分別為加數(shù)、被加數(shù)及由低位來的進位位，有兩個輸出端S、分別表示輸出和數(shù)及向高位的進位數(shù)。列出真值表并寫出邏輯函數(shù)表達式。2.用真值表證明下列等式（1）（2）（3）3.寫出下列函數(shù)的對偶

24、式G及反函數(shù)F：（1）（2）（3）（4）（5）4.用邏輯代數(shù)的公式，將下列函數(shù)化簡成最簡的“與或”式：（1）（2）（3）（4）（5）5.用卡諾圖將下列函數(shù)化簡成最簡“與或”式：（1）（2）（3）（4）（5）（6）（7）（8）（變量不可能出現(xiàn)相同的值）2.3.2作業(yè)答案1.真值表如圖2-1所示，表2-1 題1的真值表A B CS 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 12.證：（1）證明過程如表2-2所示0（2）證明過程如表2-3所示。（3）證明過程如表2-4所示。3. 解 對偶

25、法則：將原式+·，·+，10，01并保持原來的優(yōu)先級別，即得原函數(shù)對偶式。反演法則；將原函數(shù)中+·；·+；01,10；原變量反變量；反變量原變量，兩個或兩個以上變量的非號不變，并保持原來的優(yōu)先級別，得原函數(shù)的反函數(shù)。（1） （2）（3）（4）（5）4.解：（1）（2）（3）（4）（5）5.解：（1）卡諾圖簡化過程如圖(a)所示。簡化結果為，其邏輯圖如圖（b）所示。（2）卡諾圖簡化過程如圖(a)所示。簡化結果為，其邏輯圖如圖（b）所示。（3） 卡諾圖簡化過程如圖(a)所示。簡化結果為，其邏輯圖如圖（b）所示。（4）卡諾圖簡化過程如圖(a)所示。簡化結果為，

26、其邏輯圖如圖（b）所示。（5）與或式、與非式化簡過程如圖(a)所示。化簡結果為： 與或非式、或與式和或非式化簡如圖(b)所示?；喗Y果為：（6）卡諾圖化簡過程如圖所示。圖(a)圈“1”化簡結果為： 圖(b)圈“0”，化簡結果為：（7）卡諾圖簡化過程如圖(a)所示。簡化結果為，其邏輯圖如圖（b）所示。（8）卡諾圖化簡過程如圖所示。 圖(a)圈"1"，化簡結果為； 圖(b)圈“0”化簡結果為；第三章 集成邏輯門3.1本章知識點串講【知識點1】晶體管開關特性雙極型TTL邏輯門電路是以晶體二極管和三極管作為開關器件，影響他們開關速度的主要因素是器件內(nèi)部的電荷存儲和消散的時間。（1）

27、 晶體二極管穩(wěn)態(tài)開關特性。當時，二極管導通，二極管流過的電流和輸出電壓為： （3-1） （3-2）其中，為二極管正向開啟電壓，又稱閾值電壓。對于硅二極管，鍺二極管為。為導通管壓降，硅管V，鍺管 V。當時，二極管截止，。（2） 晶體三極管開關特性。晶體三極管作為開關，穩(wěn)態(tài)時有兩種工作狀態(tài)：a. 工作在截止狀態(tài)，稱為穩(wěn)態(tài)斷開狀態(tài)。此時，輸出為高電平。b. 工作在飽和狀態(tài)時稱為穩(wěn)態(tài)閉合狀態(tài)，此時輸入回路實際基極電流大于臨界飽和基極電流，已經(jīng)進入飽和狀態(tài)的電流條件為： （3-3）其中，稱為臨界飽和基極電流。臨界飽和集電極電流為 （3-5）飽和時輸出電壓為，即：飽和時輸出為低電平。【知識點2】TTL集成

28、與非門電路的工作原理（略）。TTL集成與非門電路采用推拉輸出電路，在穩(wěn)態(tài)，不論電路處于開態(tài)還是處于關態(tài)，均具有較低的輸出電阻，從而大大提高了負載能力。多發(fā)射極晶體管與推拉輸出電路共同作用，大大提高了工作速度?！局R點3】在使用TTL與非門時，如果輸入信號數(shù)比輸入端少，就會有多余輸入端。為了避免多余輸入端拾取干擾，一般將多余輸入端接高電平，或者與有用輸入端并接?！局R點4】OC門在工程實踐中，往往需要將兩個門的輸出端并聯(lián)以實現(xiàn)與邏輯的功能，稱為線與。如果兩個普通推拉式輸出結構的TTL與非門電路的輸出端連接在一起，當一個門輸出高電平另一個門輸出低電平時，將會產(chǎn)生很大的電流，有可能導致器件損毀，無法

29、形成有效的線與邏輯關系，這個問題可以采用OC門來實現(xiàn)。為了使TTL門能夠實現(xiàn)線與，把輸出及改為集電極開路的結構，簡稱OC門。集電極開路門，也常用于驅動高電壓、大電流的負載。【知識點5】三態(tài)門（TSL門）三態(tài)輸出門（簡稱三態(tài)門），是在普通門電路的基礎上，增加控制端和控制電路構成。三態(tài)：包括高阻態(tài)、關態(tài)（輸出高電平）、開態(tài)（輸出低電平）。利用三態(tài)門可以實現(xiàn)總線（Bus）結構，如圖（a）所示。只要控制各個門的端，輪流定時的使各個端為1，并且在任何時刻只有一個端為1.這樣就可以把各個門的輸出信號輪流的傳輸?shù)娇偩€上。（a）三態(tài)門接成總線結構 （b）三態(tài)門實現(xiàn)數(shù)據(jù)雙向傳輸利用三態(tài)門還可以實現(xiàn)數(shù)據(jù)的雙向傳輸

30、，如圖（b）所示，其中門和門為三態(tài)反向器，門高電平有效，門低電平有效。當三態(tài)使能端時，經(jīng)門反向送到數(shù)據(jù)總線，門呈高阻態(tài)；當三態(tài)使能端時，數(shù)據(jù)總線中的由門反向后輸出，而門呈高阻態(tài)。3.2本章重難點總結3.2.1重難點知識點總結本章重點：（1）晶體管的開關特性。（2）使用TTL與非門時多余輸入端的處理。（3）線與（4）OC門的結構與應用（3）三態(tài)門是哪三態(tài)？三態(tài)門有哪些應用？本章難點：門電路的電路結構、工作原理及參數(shù)計算。3.2.2本章重難點例題講解【例題1】對普通TTL門電路使用時應注意：輸出端不能（ ）。對CMOS門電路使用時，多余輸入端不能（ ），以免拾取脈沖干擾。解析：直接并接 懸空【例題

31、2】若將一個TTL異或門（輸入端為A、B）當作反相器使用，則A、B端應該如何連接。解析：A和B中一個作為正常輸入端，另一個置1即高電平即可?！纠}3】三態(tài)門的輸出可以實現(xiàn) 、 、 狀態(tài)。解析：高阻態(tài)、關態(tài)（輸出高電平）、開態(tài)（輸出低電平）【例題4】用異或門實現(xiàn)方向功能，多余輸入端應接（ ）。解析：高電平【例題5】為了避免干擾，MOS門的多余輸入端不能作 處理。解析：懸空【例題6】TTL或門多余輸入端應該接 電平，CMOS門電路多余管腳不應該 。TTL與非門的灌電流負載發(fā)生在輸出 電平情況下，拉電流負載發(fā)生在輸出 電平情況下。解析： 低 懸空 低 高 【例題7】利用三態(tài)反相器可以控制對總線的數(shù)據(jù)

32、讀寫方向，下圖中門和為三態(tài)反相器，試分析：（1）從總線讀取數(shù)據(jù)的控制原理？ （2）向總線寫數(shù)據(jù)的控制原理？解析：（1） EN為低電平，三態(tài)門導通，不通，數(shù)據(jù)流方向從總線通過到，實現(xiàn)從總線讀取數(shù)據(jù)。（2） EN為高電平，三態(tài)門導通，不通，數(shù)據(jù)流方向從通過到總線，實現(xiàn)向總線寫數(shù)據(jù)。3.3本章典型題庫3.3.1作業(yè)1. 以下電路中可以實現(xiàn)“線與”功能的有 。A.與非門 B.三態(tài)輸出門 C.集電極開路門 D.漏極開路門2. 以下電路中常用于總線應用的有 。A.三態(tài)門 B.OC門 C. 漏極開路門 D.CMOS與非門3. OC門稱為 門，多個OC門輸出端并聯(lián)到一起可實現(xiàn) 功能。4. 圖3-1中，哪個電路

33、是正確的？并寫出其表達式。圖3-13.3.2作業(yè)答案1.CD 2.A 3.集電極開路門 線與4. （a） Y= （b）× （c）× （d） Y= （e） C=0時，Y= C=1時，Y=第四章 組合邏輯電路4.1本章知識點串講組合邏輯電路在邏輯功能上的特點是這種電路任何時刻的輸出僅僅取決于該時刻的輸入信號，而與這一時刻輸入信號作用前電路原來的狀態(tài)無關。在電路結構上，這種電路基本上由邏輯門組成，且只有從輸入到輸出的通路，沒有從輸出到輸入的回路。這種電路沒有記憶功能?！局R點1】組合邏輯電路的分析。分析組合邏輯電路的目的就是找出給定邏輯電路輸出和輸入之間的邏輯關系，從而確定已知邏

34、輯電路的功能。組合邏輯電路分析的一般步驟：（1） 根據(jù)給定電路的邏輯圖，從輸入端開始，根據(jù)器件的基本功能逐級推導出輸出端的邏輯函數(shù)表達式。（2） 由已給出的輸出函數(shù)表達式，列出它的真值表。（3） 從邏輯函數(shù)表達式或真值表，總結給定電路的邏輯功能。（4） 對原電路進行改進設計，尋找最佳方案（這一步不一定要進行）。【知識點2】全加器。全加器是構成算術運算器的基本單元，并且在組合邏輯設計中，如果要產(chǎn)生的邏輯函數(shù)存在變量之間數(shù)值上的相加關系，這時用全加器來設計組合邏輯電路比較方便。1位全加器本位和為：。向高位的進位為：。一位全加器邏輯符號如圖圖4.1所示；超前進位4位全加器邏輯符號如圖圖4.2所示圖4

35、.1 一位全加器邏輯符號 圖4.2 4位全加器邏輯符號【知識點3】編碼器。編碼器的邏輯功能是把輸入的每一個高或低電平信號編成一個對應的二進制代碼，通常有普通編碼器和優(yōu)先編碼器兩類。普通編碼器任何時刻只允許一個編碼信號，而在優(yōu)先編碼器中允許同時加幾個編碼信號，當同時出現(xiàn)幾個編碼信號時，只對其中優(yōu)先級最高的信號進行編碼。圖4.3 編碼器通用符號 圖4.4 8線-3線優(yōu)先編碼器編碼器的通用邏輯符號如圖圖4.3所示；8線-3線優(yōu)先編碼器的邏輯符號如圖圖4.4所示；真值表如表4.1所示。表4.1 8線-3線優(yōu)先編碼器真值表【知識點4】譯碼器。譯碼是編碼的逆過程，譯碼的功能是將每個輸入的二進制代碼譯成對應

36、的輸出高、低電平信號。3線-8線譯碼器的邏輯符號如圖4.5所示，真值表如表4.2所示。其中、為選通端。為高電平有效，（）為低電平有效。圖4.5 3線-8線譯碼器表4.2 3線-8線譯碼器的真值表譯碼器除完成正常的譯碼功能外，由于n位二進制譯碼器的輸出端給出了n變量的全部最小項，（例如3線-8線譯碼器，若將、作為三個輸入變量，則8個輸出端給出的就是3個變量的全部最小項）。因此n位二進制譯碼器和合適的門電路配合可獲得任何形式輸入變量不大于n的組合邏輯函數(shù)。常用的中規(guī)模集成電路譯碼器有：雙2線-4線譯碼器CT54S139/ CT74S139、 CT54LS139/ CT74LS139、3線-8線譯碼

37、器CT54S138/ CT74S138、 CT54LS138/ CT74LS138、CC74HC138;4線-16線譯碼器CT54154/ CT74154、 CC74HC154【知識點5】數(shù)據(jù)選擇器。數(shù)據(jù)選擇器的邏輯功能是從一組傳輸?shù)臄?shù)字信號中選擇某一個輸出，或稱為多路開關電路。雙4選1數(shù)據(jù)選擇器的邏輯符號如圖4.6（a）所示；8選1數(shù)據(jù)選擇器的邏輯符號如圖4.6（b）所示，8選1數(shù)據(jù)選擇器的真值表如表4.3所示。圖4.6 數(shù)據(jù)選擇器邏輯符號表4.3 8選1數(shù)據(jù)選擇器真值表8選1數(shù)據(jù)選擇器函數(shù)表達式為：這個函數(shù)表達式中地址最小項同輸入數(shù)據(jù)相與，稱為“與關聯(lián)”?！局R點6】數(shù)值比較器。數(shù)值比較器

38、主要完成數(shù)字系統(tǒng)中兩個數(shù)字大小的比較。4位數(shù)值比較器的邏輯符號如圖4.7所示，真值表如表4.4所示。圖4.7 4位數(shù)值比較器邏輯符號表4.4 4位數(shù)值比較器真值表【知識點7】奇偶產(chǎn)生器/校驗器。在數(shù)據(jù)信息碼傳輸過程中，為了提高檢錯能力，在數(shù)據(jù)碼中增加一位檢錯碼，使傳輸碼組中1的個數(shù)為奇數(shù)或偶數(shù)。奇偶產(chǎn)生器/校驗器就是具有產(chǎn)生和檢驗奇偶碼的電路。【知識點8】組合邏輯電路設計。（1）組合邏輯電路設計步驟組合邏輯電路設計步驟如圖4.8所示。圖4.8 組合邏輯電路設計步驟（2）采用小規(guī)模器件設計組合邏輯電路。采用小規(guī)模器件設計組合邏輯電路的關鍵在于邏輯函數(shù)簡化及根據(jù)選擇器件進行函數(shù)表達式變換。（3）采

39、用中規(guī)模組合邏輯器件設計組合邏輯電路。采用中規(guī)模組合邏輯器件設計組合邏輯電路，將邏輯函數(shù)變換成適當形式時，不要求化為最簡形式，而是將要求產(chǎn)生的邏輯函數(shù)變換成與所用器件邏輯函數(shù)式類似的形式，也就是邏輯函數(shù)式對照法?！局R點9】組合邏輯電路中的冒險現(xiàn)象。前面所介紹的電路都是在理想情況下進行的，實際上信號通過連線及集成門都有一定的延時時間，輸入信號變化也需要一個過度時間，多個輸入信號發(fā)生變化時，也可能有先后快慢的差異。因此，在理想情況下設計的組合邏輯電路，受到上述因素的影響后，可能在輸入信號變化的瞬間，在輸出端出現(xiàn)一些不正確的尖峰信號。這些尖峰信號（毛刺信號）的出現(xiàn)，稱為冒險現(xiàn)象。如何判斷是否存在邏

40、輯冒險：（1）當有輸入變量和通過不同的傳輸途徑到輸出端時，那么當輸入變量發(fā)生突變時，輸出端有可能產(chǎn)生靜態(tài)邏輯冒險。對于這種邏輯冒險是否存在，只需將輸出邏輯函數(shù)在一定條件下化簡，如果存在或，則可判斷變量發(fā)生突變時，輸出端有可能產(chǎn)生邏輯冒險。如：在輸入信號b發(fā)生變化時，輸出端可能產(chǎn)生靜態(tài)邏輯冒險。（2）當有兩個或兩個以上輸入變量發(fā)生變化時，輸出端有可能產(chǎn)生靜態(tài)邏輯冒險。如何避免邏輯冒險：（1）修改邏輯設計。 （2）引入取樣脈沖。 （3）輸出加濾波電容。4.2本章重難點總結4.2.1重難點知識點總結本章重點：（1）組合邏輯電路的分析和設計方法。（2）常用組合邏輯功能器件的邏輯功能和使用方法。本章難點

41、：（1）組合邏輯電路的設計。（2）組合邏輯電路中的競爭和冒險現(xiàn)象的判斷。4.2.2本章重難點例題講解【例題1】分析圖4.9所示電路的邏輯功能。圖4.9 例1的邏輯圖解析：第一步：寫出函數(shù)表達式。， 第二步：列真值表，如表4.5所示。第三步：功能描述。由真值表可以看出，這是一個二變量的異或電路。第四步：改進設計。由重新化簡可以看出，原電路設計不合理，應改進，用一個異或門即可。表4.5 例1的真值表易錯點：通過這一簡單的組合邏輯電路的分析，說明了組合邏輯電路的分析步驟。當然第四步不是必須的，如果以后做題或考試的時候沒有要求改進電路，這一步可以不寫?！纠}2】試用全加器完成二進制的乘法功能。解析：以

42、兩個二進制數(shù)相乘為例。乘法算式如下： 所以，為的進位位，為的進位位，按上述、的關系可構成圖4.10.圖4.10 利用全加器實現(xiàn)二進制乘法【例題3】將十進制數(shù)0，1，2，9編為8421BCD碼。解析：10個數(shù)要求用四位二進制數(shù)表示。而4位二進制有16種狀態(tài)。從16種狀態(tài)中選取10個狀態(tài)方案很多。我們以8421BCD碼為例，其編碼矩陣和編碼表分別如圖4.11和表4.6所示。表4.6 8421BCD編碼表 圖4.11 8421BCD編碼矩陣各輸出函數(shù)表達式如下：按此表達式可畫出用與非門組成的邏輯圖如圖4.12所示：圖4.12 8421BCD碼編碼器【例題4】在只有原變量輸入，沒有反變量的輸入條件下，

43、用與非門實現(xiàn)函數(shù)解析：首先用卡諾圖對函數(shù)進行化簡，如圖4.13所示。化簡結果為： （式4-1）兩次求反得到 由于沒有反變量輸入，所以其邏輯電路如圖4.14所示。圖4.13 例4卡諾圖 圖4.14 例4電路圖但圖4-6所示的電路并不是最簡結果。如果對式4-1進行合并故其電路圖可簡化為圖4.15所示：圖4.15 例4的最終電路圖易錯點：在只有原變量沒有反變量輸入的條件下，為了獲得最佳設計結果，應盡可能通過乘積項的合并來減少器件的件數(shù)?！纠}5】在只有原變量沒有反變量輸入條件下,用或非門實現(xiàn)下列函數(shù)：解析：首先求原函數(shù)的對偶函數(shù)：采用與非器件的設計方法，求出F*的與非與非表達式：再求 F*的對偶式得

44、F的或非或非表達式根據(jù)上式即可畫出該函數(shù)的或非門實現(xiàn)的電路圖，電路圖（略）。注意：通過本例我們可以知道采用或非器件實現(xiàn)只有原變量輸入條件下的組合電路，可由其對偶函數(shù)的最小項表達式按與非門實現(xiàn)的步驟進行設計，在最后重新轉換成即可。【例題6】用8選1數(shù)據(jù)選擇器實現(xiàn)三變量多數(shù)表決器。解析：多數(shù)表決器即少數(shù)服從多數(shù)，也就是說如果三個變量中有兩個或兩個以上的1結果為1；其余為0.故三變量多數(shù)表決器的真值表如表4.7所示。表4.7 真值表A2 A 1 A0FDi0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 100010111D0D1D2D3D4D5D6D7則，

45、。由公式確定Di如下： 其電路圖如圖4.16所示：圖4.16 電路連接圖（b）為采用4選1數(shù)據(jù)選擇器實現(xiàn)的電路圖）分析：中規(guī)模集成器件的大規(guī)模出現(xiàn)，使得許多邏輯問題可以直接采用相應的集成器件實現(xiàn)，這樣既省去繁瑣的設計，同時也可避免設計中帶來的錯誤。一般來說，使用數(shù)據(jù)選擇器實現(xiàn)單輸出函數(shù)較方便，使用譯碼器和附加邏輯門實現(xiàn)多數(shù)出函數(shù)方便。對于一些具有某些特點的邏輯函數(shù)，如邏輯函數(shù)輸出為輸入信號相加，則采用全加器實現(xiàn)較為方便。本例為組合邏輯設計中一類典型的設計問題，用具有n個地址輸入端的數(shù)據(jù)選擇器實現(xiàn)n變量的邏輯函數(shù)。對于這類問題，只需要將輸入變量加到地址端，選擇器的數(shù)據(jù)輸入端按卡諾圖中最小項格中的

46、值（0或1）對應相連。當輸入變量小于選擇器的地址端時，只需將高位地址端接地及相應的數(shù)據(jù)輸入端接地即可實現(xiàn)?！纠}7】用8選1數(shù)據(jù)選擇器實現(xiàn)函數(shù)解析：第一步，作出F的卡諾圖及其降維圖第二步，將3變量降維圖與8選1數(shù)據(jù)選擇器卡諾圖相比較，得：第三步 采用8選1數(shù)據(jù)選擇器，構成的邏輯電路圖如圖4.17所示圖4.17 用8選1MUX實現(xiàn)例7分析：本例是組合邏輯電路設計的另一類典型問題，用具有n個地址輸入端的數(shù)據(jù)選擇器實現(xiàn)m變量的組合邏輯函數(shù)（），解決本類問題有兩種方法。一種是將選1數(shù)據(jù)選擇器擴展成選1數(shù)據(jù)選擇器，稱為擴展法；另一種方法是采用本例中使用的降維法，將m變量的函數(shù)轉換成n變量的函數(shù)，使由個最

47、小項組成的邏輯函數(shù)轉換為由子函數(shù)組成的邏輯函數(shù)，而每一個子函數(shù)又是由個最小項組成，稱為降維圖法。注意：1. 數(shù)據(jù)選擇器雖然實現(xiàn)組合邏輯函數(shù)十分方便，但它僅對實現(xiàn)單輸出的邏輯函數(shù)方便，而對于多數(shù)出函數(shù)，每個輸出就至少需要一塊數(shù)據(jù)選擇器組件。2. 在的情況下，選擇哪些變量作為地址，哪些變量作為記圖變量，可以是任意的，但不同的選擇方案會有不同的結果，需要得到最佳方案，必須對原始卡諾圖進行仔細分析，以選擇子函數(shù)最少或最簡單的方案?！纠}8】用譯碼器設計兩個1位二進制數(shù)的全加器。解析：由全加器的真值表可得：用3-8譯碼器組成的全加器如圖4.18所示。圖4.18 例8的電路圖易錯點：一個n變量的完全譯碼器

48、（即變量譯碼器）的輸出包含了n變量的所有最小項。例如，3-8譯碼器的輸出包含了3變量的所有最小項，因此如前面所述，使用譯碼器和附加邏輯門可以實現(xiàn)輸入變量不大于n的所有組合邏輯函數(shù)，對于實現(xiàn)多數(shù)出的邏輯函數(shù)尤為方便。4.3本章典型題庫4.3.1作業(yè)1.分析圖4-1所示電路，寫出電路輸出Y1和Y2的邏輯函數(shù)表達式，列出真值表，說明它的邏輯功能。2.分析圖4-2所示電路，要求：寫出 X、Y、Z的邏輯表達式，列出真值表，并總結電路功能。 圖4-1 圖4-23. 圖4-3所示是某同學設計的代碼轉換電路。當控制信號K=1時，可將輸入的3位二進制碼轉換成循環(huán)碼；K=0時能把輸入的3位循環(huán)碼轉換成二進制碼。代

49、碼轉換表見表4-1。試檢查電路有無錯誤，若有錯，請改正之。表4-1 代碼轉換表圖4-34. 用與非門設計能實現(xiàn)下列功能的組合電路。（1）三變量表決電路輸出與多數(shù)變量的狀態(tài)一致；（2）四變量判奇電路4個變量中有奇數(shù)個1時輸出為1，否則輸出為0；（3）運算電路當K=1時，實現(xiàn)一位全加器功能；當K0 時，實現(xiàn)一位全減器功能。5. 已知輸入信號 A、B、C、D 的波形如圖4-4所示，用或非門設計產(chǎn)生輸出F波形的組合電路，允許反變量輸入。6. 分析如題圖4-5所示由集成 8 選 1 數(shù)據(jù)選擇器CT74151 構成的電路，寫出電路輸出F1和F2的最簡邏輯函數(shù)表達式，列出真值表。圖4-57. 分析題圖4-6

50、所示由集成3線-8線譯碼器 CT74138 構成的電路，寫出輸出 F 的邏輯函數(shù)表達式，列出 F 的真值表，并找出在控制信號 K 的作用下，該電路的功能。圖4-68. 采用降維法用一片集成8 選 1 數(shù)據(jù)選擇器 CT74151和必要的門電路實現(xiàn)邏輯函數(shù)：9. 用一片集成8 選 1 數(shù)據(jù)選擇器CT74151和必要的門電路設計實現(xiàn)一個函數(shù)發(fā)生器電路，其功能如表4-2所示。表4-2 函數(shù)發(fā)生器功能表10. 用一片集成3線-8線譯碼器CT74138和必要的門電路實現(xiàn)下列多輸出組合邏輯函數(shù)。4.3.2作業(yè)答案1.解：，；真值表如表4-3所示。表4-3 題1真值表故該電路實現(xiàn)了一位全加器的功能。其中，A和B分別是被加數(shù)及加數(shù)，C為相鄰低位來的進位數(shù)；Y1為本位和數(shù)，Y2為向相鄰高位的進位數(shù)。2.解：，真值表如表4-4所示。該電路實現(xiàn)了一位數(shù)值比較器的功能：當A < B 時，輸出 X = 1；當 A = B時，輸出Y = 1 ；當 A