ADC芯片資料VHDL程序附有注釋

1、ADC0809是帶有8位A/D轉(zhuǎn)換器、8路多路開關(guān)以及微處理機兼容的控制邏輯的CMOS組件。它是逐次逼近式A/D轉(zhuǎn)換器，可以和單片機直接接口。 （1）ADC0809的內(nèi)部邏輯結(jié)構(gòu)     由下圖可知，ADC0809由一個8路模擬開關(guān)、一個地址鎖存與譯碼器、一個A/D轉(zhuǎn)換器和一個三態(tài)輸出鎖存器組成。多路開關(guān)可選通8個模擬通道，允許8路模擬量分時輸入，共用A/D轉(zhuǎn)換器進行轉(zhuǎn)換。三態(tài)輸出鎖器用于鎖存A/D轉(zhuǎn)換完的數(shù)字量，當OE端為高電平時，才可以從三態(tài)輸出鎖存器取走轉(zhuǎn)換完的數(shù)據(jù)。（2）ADC0809引腳結(jié)構(gòu) ADC0809各腳功能如下：D7-D0：8位數(shù)字量輸出引腳。I

2、N0-IN7：8位模擬量輸入引腳。VCC：+5V工作電壓。GND：地。REF（+）：參考電壓正端。REF（-）：參考電壓負端。START：A/D轉(zhuǎn)換啟動信號輸入端。ALE：地址鎖存允許信號輸入端。（以上兩種信號用于啟動A/D轉(zhuǎn)換）.EOC：轉(zhuǎn)換結(jié)束信號輸出引腳，開始轉(zhuǎn)換時為低電平，當轉(zhuǎn)換結(jié)束時為高電平。OE：輸出允許控制端，用以打開三態(tài)數(shù)據(jù)輸出鎖存器。CLK：時鐘信號輸入端（一般為500KHz）。A、B、C：地址輸入線。    ADC0809對輸入模擬量要求：信號單極性，電壓范圍是05V，若信號太小，必須進行放大；輸入的模擬量在轉(zhuǎn)換過程中應該保持不變，如若模擬量變

3、化太快，則需在輸入前增加采樣保持電路。 地址輸入和控制線：4條     ALE為地址鎖存允許輸入線，高電平有效。當ALE線為高電平時，地址鎖存與譯碼器將A，B，C三條地址線的地址信號進行鎖存，經(jīng)譯碼后被選中的通道的模擬量進入轉(zhuǎn)換器進行轉(zhuǎn)換。A，B和C為地址輸入線，用于選通IN0IN7上的一路模擬量輸入。通道選擇表如下表所示。CBA選擇的通道000IN0001IN1010IN2011IN3100IN4101IN5110IN6111IN7數(shù)字量輸出及控制線：11條     ST為轉(zhuǎn)換啟動信號。當ST上跳沿時，所有內(nèi)部寄存器清零；下跳沿時，

4、開始進行A/D轉(zhuǎn)換；在轉(zhuǎn)換期間，ST應保持低電平。EOC為轉(zhuǎn)換結(jié)束信號。當EOC為高電平時，表明轉(zhuǎn)換結(jié)束；否則，表明正在進行A/D轉(zhuǎn)換。OE為輸出允許信號，用于控制三條輸出鎖存器向單片機輸出轉(zhuǎn)換得到的數(shù)據(jù)。OE1，輸出轉(zhuǎn)換得到的數(shù)據(jù)；OE0，輸出數(shù)據(jù)線呈高阻狀態(tài)。D7D0為數(shù)字量輸出線。 CLK為時鐘輸入信號線。因ADC0809的內(nèi)部沒有時鐘電路，所需時鐘信號必須由外界提供，通常使用頻率為500KHZ， VREF（），VREF（）為參考電壓輸入。 2 ADC0809應用說明 （1） ADC0809內(nèi)部帶有輸出鎖存器，可以與AT89S51單片機直接相連。 （2） 初始化時，使ST和OE信號全為低

5、電平。 （3） 送要轉(zhuǎn)換的哪一通道的地址到A，B，C端口上。 （4） 在ST端給出一個至少有100ns寬的正脈沖信號。 （5） 是否轉(zhuǎn)換完畢，我們根據(jù)EOC信號來判斷。 （6） 當EOC變?yōu)楦唠娖綍r，這時給OE為高電平，轉(zhuǎn)換的數(shù)據(jù)就輸出給單片機了。 4 ADC0809應用電路原理圖 5. ADC0809 VHDL控制程序由狀態(tài)機引導整個過程，期間伴隨對輸出信號的檢測過程為：先鎖存模擬輸入信號通道地址，然后開始轉(zhuǎn)換 ，其間不斷檢測轉(zhuǎn)換結(jié)束信號是否有效，轉(zhuǎn)換結(jié)束后使能輸出允許控制端，最后輸出數(shù)據(jù)-文件名：ADC0809.vhd-功能：基于VHDL語言，實現(xiàn)對ADC0809簡單控制-說明：ADC08

6、09沒有內(nèi)部時鐘，需外接10KHz1290Hz的時鐘信號，這里由FPGA的系-統(tǒng)時鐘（50MHz）經(jīng)256分頻得到clk1（195KHz）作為ADC0809轉(zhuǎn)換工作時鐘。-最后修改日期：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity ADC0809 is port ( d : in std_logic_vector(7 downto 0); -ADC0809輸出的采樣數(shù)據(jù) clk,eoc : in std_logic; -cl

7、k為系統(tǒng)時鐘，eoc為ADC0809轉(zhuǎn)換結(jié)束信號clk1,start, ale,oe: out std_logic; -ADC0809控制信號 abc_in :in std_logic_vector(2 downto 0); -模擬選通信號abc_out :out std_logic_vector(2 downto 0); -ADC0809模擬信號選通信號 q : out std_logic_vector(7 downto 0); -送至8個并排數(shù)碼管信號 end ADC0809; architecture behav of ADC0809 is type states is ( st0,st

8、1, st2, st3, st4,st5,st6); -定義各狀態(tài)的子類型signal current_state, next_state:states:=st0;signal regl :std_logic_vector(7 downto 0); -中間數(shù)據(jù)寄存信號signal qq:std_logic_vector(7 downto 0);begincom:process(current_state,eoc) -規(guī)定各種狀態(tài)的轉(zhuǎn)換方式begin case current_state is when st0=>next_state<=st1;ale<='0'

9、start<='0'oe<='0' when st1=>next_state<=st2;ale<='1'start<='0'oe<='0' when st2=>next_state<=st3;ale<='0'start<='1'oe<='0' when st3=> ale<='0'start<='0'oe<='0' if eo

10、c='1' then next_state<=st3; -檢測EOC的下降沿 else next_state<=st4; end if; when st4=> ale<='0'start<='0'oe<='0' if eoc='0' then next_state<=st4; -檢測EOC的上升沿else next_state<=st5;end if; when st5=>next_state<=st6;ale<='0'start&l

11、t;='0'oe<='1' when st6=>next_state<=st0;ale<='0'start<='0'oe<='1'regl<=d; when others=> next_state<=st0;ale<='0'start<='0'oe<='0' end case;end process;clock:process(clk) -對系統(tǒng)時鐘進行分頻，得到ADC0809轉(zhuǎn)換工作時鐘begin if clk'event and clk='1' then qq<=qq+1; -在clk1的上升沿，轉(zhuǎn)換至下一狀態(tài)if QQ="01111111" THEN cl