EDA課程設(shè)計(jì)數(shù)字密碼鎖

1、目錄目錄2摘要3關(guān)鍵詞31 引言41.1 課程設(shè)計(jì)背景41.2 課程設(shè)計(jì)目的41.3 課程設(shè)計(jì)內(nèi)容42 數(shù)字密碼鎖設(shè)計(jì)42.1系統(tǒng)設(shè)計(jì)42.2模塊功能52.2.1 控制模塊52.2.2 比較模塊72.2.3 寄存模塊73 仿真分析83.1 控制模塊的仿真83.2 比較模塊的仿真93.3 寄存模塊的仿真103.4系統(tǒng)的仿真波形103.5 系統(tǒng)的引腳鎖定124 設(shè)計(jì)總結(jié)12參考文獻(xiàn)13摘要：隨著數(shù)字集成技術(shù)和電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)的迅速發(fā)展，數(shù)字密碼鎖應(yīng)運(yùn)而生。本文采用先進(jìn)的EDA技術(shù)，利用QUARTUS 工作平臺(tái)和VHDL語言，設(shè)計(jì)了一種新型的數(shù)字密碼鎖,它不但可以完成鎖具的基本功能，還能

2、附加一些其他的智能，例如：報(bào)警、識(shí)別功能，數(shù)字密碼鎖具功能齊全，安全系數(shù)高，有機(jī)械鎖無可比擬的優(yōu)越性，它的造價(jià)成本低，易于操作，越來越受到眾多客戶的青睞，可以優(yōu)先占領(lǐng)市場(chǎng)有利份額。關(guān)鍵詞：EDA技術(shù)；QUARTUS 工作平臺(tái)；VHDL語言；數(shù)字密碼鎖1 引言1.1 課程設(shè)計(jì)背景數(shù)字密碼鎖隨著電子工業(yè)的發(fā)展，數(shù)字電子技術(shù)已經(jīng)深入到了人們生活的各個(gè)層面， 而且各種各樣的電子產(chǎn)品也正在日新月異地向著高精尖技術(shù)發(fā)展。由于電子產(chǎn)品 的功能不斷增加，使用也越來越方便，有些產(chǎn)品已經(jīng)成為了人們?nèi)粘Ｉ钪胁豢?缺少的必備物品。發(fā)展歷史悠久的機(jī)械式門鎖，因其功能單一，安全性能較差等 缺點(diǎn)，必將被新一代的電子門鎖所

3、代替。新穎的多功能電子門鎖，集電子門鎖、 防盜報(bào)警器，門鈴等功能于一身，而且還具有定時(shí)器呼喚，斷電自動(dòng)報(bào)知，顯示 屋內(nèi)有無人和自動(dòng)留言等諸多附加功能。在未來的生活中，數(shù)字密碼鎖必將在學(xué) 領(lǐng)域再創(chuàng)新的成績(jī)，將給我們的生活帶來更大的便利，前景不可估量。1.2 課程設(shè)計(jì)目的1. 掌握VHDL語言編程方法，通過實(shí)踐加深對(duì)理論知識(shí)的理解。2. 學(xué)會(huì)Quartus軟件的使用方法。3.掌握數(shù)字密碼鎖的設(shè)計(jì)方法。4.掌握波形仿真，學(xué)會(huì)分析實(shí)驗(yàn)現(xiàn)象，提高分析問題的能力。1.3 課程設(shè)計(jì)內(nèi)容設(shè)計(jì)一個(gè)數(shù)字密碼鎖，用戶可輸入4位的二進(jìn)制數(shù)，可有用戶任意輸入正確時(shí)開鎖，密碼輸入錯(cuò)誤時(shí)報(bào)警.碼可手動(dòng)預(yù)置，并可進(jìn)行修改密碼

4、，取消報(bào)警。給出系統(tǒng)總體組成框圖，設(shè)計(jì)思路，完成以上模塊的VHDL實(shí)現(xiàn)及功能仿真，頂層文件及整體仿真。2 數(shù)字密碼鎖設(shè)計(jì)2.1系統(tǒng)設(shè)計(jì)根據(jù)系統(tǒng)的設(shè)計(jì)要求，系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法。頂層設(shè)計(jì)采用原理圖的設(shè)計(jì)方式和系統(tǒng)的整體組裝，分別由控制模塊、寄存器模塊、比較器模塊等部分組成。即按照這三個(gè)組成模塊定義相應(yīng)的芯片引腳和輸入輸出的參數(shù)。2.2模塊功能系統(tǒng)主要由3個(gè)模塊組成,分別是控制模塊、寄存器模塊、比較器模塊。 控制模塊控制模塊采用有限狀態(tài)機(jī)設(shè)計(jì)，將系統(tǒng)分為7個(gè)狀態(tài)，即開鎖狀態(tài)（outlock）、安鎖狀態(tài)(inlock)、輸入密碼狀態(tài)(input)、密碼初驗(yàn)正確狀態(tài)(right)、密碼初驗(yàn)錯(cuò)

5、誤狀態(tài)(wrong)、報(bào)警狀態(tài)(alarm)、修改密碼狀態(tài)(change)。狀態(tài)轉(zhuǎn)移圖如圖2-2-1。enter=0enter=0lock=0 enter=0start=0enter=0changeoutlockrightxinputwrongalarminlockenter=1xiu=0enter=1yes=1yes=0start=1enter=1enter=1圖2-2-1 狀態(tài)轉(zhuǎn)移圖系統(tǒng)上電時(shí)，處于開鎖狀態(tài)，當(dāng)輸入修改密碼xiu信號(hào)時(shí)，系統(tǒng)進(jìn)入修改密碼狀態(tài);若輸入安鎖lock信號(hào)，系統(tǒng)進(jìn)入安鎖狀態(tài)，鎖閉合：在安鎖狀態(tài)，輸入輸入密碼start信號(hào)，系統(tǒng)進(jìn)入輸入密碼狀態(tài)；在輸入密碼狀態(tài)，如輸入

6、密碼內(nèi)容和長(zhǎng)度均正確，進(jìn)入密碼初驗(yàn)正確狀態(tài)，如果密碼錯(cuò)誤，進(jìn)入密碼初驗(yàn)錯(cuò)誤狀態(tài)；在密碼初驗(yàn)正確狀態(tài)，輸入確認(rèn)信號(hào)enter時(shí)，進(jìn)入開鎖狀態(tài)，在開鎖狀態(tài)kai信號(hào)等于1；在密碼初驗(yàn)錯(cuò)誤狀態(tài)，輸入確認(rèn)信號(hào)enter時(shí)，進(jìn)入報(bào)警狀態(tài)；在報(bào)警狀態(tài)。warn信號(hào)等于1。 VHDL代碼如下： library ieee;use ieee.std_logic_1164.all;entity mima is port(clk,lock,start,xiu,enter,yes:in std_logic; warn,kai,wr,en:out std_logic);end; architecture bhv of

7、mima istype state is(inlock,input,rightx,wrong,unlock,change,alarm);signal ps,ns:state;begin process(clk) begin if clkevent and clk=1then pskai=0;en=0;warn=0; wr=0; if(start=1)then ns=input; else nsen=1;kai=0;warn=0; wr=0; if(yes=1)then ns=rightx; else nsen=0;kai=0;warn=0; wr=0; if enter=1 then ns=u

8、nlock; else nsen=0;kai=0;warn=0; wr=0; if enter=1then ns=alarm; else nskai=1;warn=0;en=0; wr=0; if lock=1then ns=inlock; elsif xiu=1then ns=change; else nswarn=1;kai=0;en=0; wr=0; if enter=1then ns=inlock; else nsen=1;warn=0;kai=1; wr=1; if enter=1then ns=unlock; else ns=change; end if; end case; en

9、d process;end; 比較模塊在數(shù)字密碼器中，比較器模塊的功能是對(duì)按鍵輸入和寄存器模塊的輸出進(jìn)行比較，然后將比較的結(jié)果送入到控制器模塊。比較器的具體工作原理是：當(dāng)比較結(jié)果相等時(shí)，c輸出為1；當(dāng)比較結(jié)果不相等時(shí)，c的輸出為0。VHDL代碼如下：library ieee;use ieee.std_logic_1164.all;entity bi isport(a,b:in std_logic_vector(3 downto 0); c:out std_logic);end;architecture bhv of bi isbeginc=1when a=b else 0;end; 寄存模塊寄

10、存器模塊用于存放預(yù)設(shè)和修改后的密碼，并在開鎖時(shí)將所存密碼輸出到比較器與按鍵輸入的密碼進(jìn)行比較，判斷由按鍵輸入密碼是否正確的結(jié)果。VHDL代碼如下：library ieee;use ieee.std_logic_1164.all;entity ji isport(clk,wr,en:in std_logic; data_in:in std_logic_vector(3 downto 0); data_out:out std_logic_vector(3 downto 0);end;architecture bhv of ji issignal m:std_logic_vector(3 downt

11、o 0);beginprocess(clk)begin if clkevent and clk=1 then if (en=1and wr=1) then data_out=data_in;m=data_in; else data_outclk,lock=lock,start=start, xiu=xiu,enter=enter,yes=g,kai=kai, warn=warn,wr=d,en=e);u2:ji port map(clk=clk,wr=d,en=e,data_in=key,data_out=f);u3:bi port map(a=key,b=f,c=g);end;3.5 系統(tǒng)的

12、引腳鎖定如圖3-5所示：圖3-5 引腳鎖定表4 設(shè)計(jì)總結(jié)通過這次的課程設(shè)計(jì)，使我對(duì)EDA這門課程、對(duì)Quartus開發(fā)軟件和FPGA實(shí)驗(yàn)開發(fā)系統(tǒng)有了一個(gè)更加深刻的認(rèn)識(shí)。我深深地被EDA的強(qiáng)大所震撼，Quartus開發(fā)軟件雖然使用起來有些麻煩，但它的功能真的很強(qiáng)大，而且設(shè)計(jì)很自由，設(shè)計(jì)方式很多，能極大地滿足當(dāng)今社會(huì)高速發(fā)展的需要。通過這次課程設(shè)計(jì)，我還懂得了理論與實(shí)際相結(jié)合的重要性。我們只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從實(shí)踐中檢驗(yàn)理論，才能真正為社會(huì)服務(wù)，并且我們也可以在實(shí)踐中提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力，使自己更加適合當(dāng)今社會(huì)的需要。這次關(guān)于密碼鎖的課程設(shè)計(jì)，總的來說，還是比較成功的。在設(shè)計(jì)的過程中遇到的問題，反映出來我的許多不足之處，我以后要努力克服缺點(diǎn)。說真的，這次的課程設(shè)計(jì)真的很不容易，在過程中遇到了不少的問題。如：編寫源程序時(shí)，經(jīng)常不能通過。就如在寫頂層文件的程序時(shí)，遇到了不少的問題，各元件之間的連接、頂層文件程序與底層文件程序之間的連接以及信號(hào)的定義，總是有錯(cuò)誤。但在老師同學(xué)的幫助下，再加上自己不懈的努力，最終還是算比較順利地做了出來。經(jīng)過這次的課程設(shè)計(jì)，使我以后的